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任意波形发生器(AWG)可以产生频率稳定、分辨力高、频率切换速度快、相位噪声低的信号。其核心是直接数字合成技术(direct digital synthesize, DDS)。
输出信号带宽、通道数以及通道间的定时准确度都是任意波形发生器的重要指标。如何提高这3项指标成为当前研究的重点。
提高采样率是实现高带宽的有效手段,但受到相位累加器和波形查找表工作速度的限制。并行存储技术[1-2]是解决该限制的有效手段,该技术可将相位累加器和波形查找表的工作频率降低为所需采样频率的1/m(m是并行的路数)。
为实现相位精密可控的多通道输出,并联多个波形合成单元,并采用相同采样时钟和触发信号是常用的方法。文献[3-4]分别实现了7通道和24通道的任意波形合成,但没提及如何实现输出信号相位的精密控制。文献[5]提出设置不同的频率控制字可调节各通道的初始相位偏移值。但实际设计中,相位精度还受到采样时钟或触发信号的偏差等诸多因素的影响。
相对于传统结构,为提高输出带宽而采用多路并行存储结构的AWG不仅需要采样时钟来同步波形转换,还需要数据时钟来同步波形数据的产生。由于数据时钟是采样时钟的m分频,在分频过程中会随机出现m种不同的相位关系,导致各通道输出信号间的随机相位差。因此,检测并消除数据时钟间的随机相位差是实现输出信号同步的必要前提。文献[6-7]提出了一种相关算法对分频所得的数据时钟之间的相位差进行鉴相。文献[8]通过吞时钟脉冲的方法使得经采样时钟分频所得的数据时钟之间无相位差。上诉方法对于解决时钟分频出现随机相位的问题具有借鉴意义,但相关算法运算复杂,吞脉冲法由于实际电路中元器件性能的差异、布局布线造成的延时不同等原因,导致同步误差较大。
本文针对相位累加器和波形查找表的工作速度限制,通过4路并行存储技术实现600 MS/s的采样率和240 MHz的输出带宽。建立并分析了DDS的同步模型,提出了多通道AWG的同步方案,最终使通道间的同步精度达到±150 ps。
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当存储器空间无限大且不考虑DAC位数时,DDS可看作对频率为${f_o}$的连续信号s(t)抽样,抽样间隔时间T等于采样周期Ts,即采样频率${f_s}$的倒数,如图 1所示。
抽样后的样本序列s(n)表示为:
$$s(n) = [s({t_0}),s({t_1}),s({t_2}), \cdots ,s({t_n}), \cdots ]$$ (1) 式中,${t_0}$表示采样的起始时刻且${t_n}$=${t_0}$+nT;n为采样序列。
将样本数据s(n)分为M组,记为${s_d}(n,l)$,$l$是分组号,$l = 0,1,2, \cdots ,M - 1$。${s_d}(n,l)$可看作起始时刻为${t_l}$,采样周期${T_d} = MT$时,对信号$s(t)$抽样的结果。此时,${s_d}(n,l)$的采样频率是$s(n)$采样频率的$1/M$。
$$\begin{array}{c} {s_d}(n,l) = [s({t_l}),s({t_{M + l}}),s({t_{2M + l}}), \cdots ,s({t_{nM + l}}), \cdots ] = \\ {\rm{ }}s(Mn + l) \end{array}$$ (2) 对信号${s_d}(n,l)$抽取后可得:
$$S_d^l({{\rm{e}}^{{\rm{j}}{w_d}}}) = \sum\limits_{n = - \infty }^{ + \infty } {{s_d}(n,l)} {{\rm{e}}^{ - {\rm{j}}{w_d}n}} = \frac{1}{M}\sum\limits_{k = 0}^{M - 1} {S({{\rm{e}}^{{\rm{j}}\frac{{{w_d} - 2{\rm{\pi }}k}}{M}}})} {{\rm{e}}^{{\rm{j}}k\frac{{2{\rm{\pi }}}}{M}l}}$$ (3) 式中,$S({{\rm{e}}^{{\rm{j}}w}})$是s(n)的频谱;wd是${s_d}(n,l)$的角频率且等于s(n)角频率的M倍,即${w_d} = M{w_s}$。
三倍插值前、后的信号如图 2所示。为将序列${s_d}(n,l)$还原成$s(n)$,在序列${s_d}(n,l)$相邻样点间插入$M - 1$个0,同时对第$l$组序列右移$l$个样点,得到序列${s_I}(n,l)$,如图 3e~图 3g所示,此时M=3,再将序列${s_I}(n,l)$叠加得到${s_I}(n)$,如图 3h所示。序列${s_I}(n,l)$的抽样频率${f_I}$为序列${s_d}(n,l)$抽样频率${f_d}$的$M$倍,即${f_I} = M{f_d}$。
$$\begin{array}{c} {s_I}(n,l) = [(l \uparrow 0),x({t_0} + lT),(M - 1 \uparrow 0),x({t_0} + lT + MT),\\ {\kern 1pt} (M - 1 \uparrow 0),x({t_0} + lT + 2MT),(M - 1 \uparrow 0), \cdots ] \end{array}$$ (4) 式中,$(l \uparrow 0)$表示插入$l$个0,$l = 0,1,2, \cdots ,M - 1$。
插值后序列${s_I}(n,l)$的频谱为$S_I^l({{\rm{e}}^{{\rm{j}}{w_I}}})$,其中${w_I} = 2{\rm{\pi }}f/{f_I} = 2{\rm{\pi }}f/M{f_d} = \frac{{{w_d}}}{M}$:
$$\begin{array}{c} S_I^l({{\rm{e}}^{{\rm{j}}{w_I}}}) = \sum\limits_{n = - \infty }^{ + \infty } {{s_I}(n,l){{\rm{e}}^{ - {\rm{j}}{w_I}n}}} = \sum\limits_{n = - \infty }^{ + \infty } {{s_d}(n,l){{\rm{e}}^{ - {\rm{j}}{w_I}nM}}} = \\ S_d^l({{\rm{e}}^{{\rm{j}}M{w_I}}}) = S_d^l({{\rm{e}}^{{\rm{j}}{w_d}}}) \end{array}$$ (5) M路插值并移位叠加后的序列的频谱为:
$$\begin{array}{c} {S_I}({{\rm{e}}^{{\rm{j}}{w_I}}}) = \sum\limits_{l = 0}^{M - 1} {S_I^l({{\rm{e}}^{{\rm{j}}{w_I}}})} = \sum\limits_{l = 0}^{M - 1} {S_d^l({{\rm{e}}^{{\rm{j}}{w_d}}})} = \\ \sum\limits_{l = 0}^{M - 1} {\frac{1}{M}} \sum\limits_{k = 0}^{M - 1} {S({{\rm{e}}^{{\rm{j}}\frac{{{w_d} - 2{\rm{\pi }}k}}{M}}})} {{\rm{e}}^{{\rm{j}}k\frac{{2{\rm{\pi }}}}{M}l}} \end{array}$$ (6) 由于,式(6) 可重写为:
$${S_I}({{\rm{e}}^{{\rm{j}}{w_I}}}) = S({{\rm{e}}^{{\rm{j}}\frac{{{w_d}}}{M}}}) = S({{\rm{e}}^{{\rm{j}}w}})$$ (7) 由此可看出,在低采样率下得到的$M$路序列,经过移位插值再叠加后与原始序列有着相同的频谱。因此,通过多个低速存储器并行使并行存储技术可突破FPGA和存储器工作速度的限制,实现高采样率的任意波形合成。
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m个存储器并行的波形合成原理如图 3所示。相位累加器、相位加法器以及波形查找表均工作在频率为$1/m{f_s}$低速数据时钟下,每一个低速数据时钟的上升沿相位累加器步进mK,其输出在相位加法器1-m中与相位偏移值分别相加,得到结果为nmK、(nm+1) K$ \cdots $(nm+m-1) K的m路相位值(其中n=0, 1, 2, $ \cdots $)。m路相位值对波形查找表 1-m进行寻址,产生的m路波形数据送到并串转换模块,在时钟频率为${f_s}$的高速采样时钟控制下合成符合DAC输入格式的单路数据。其中,低速数据时钟可通过对高速采样时钟m分频来实现。
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4个通道的输出波形如图 12所示,分别为正弦波、三角波、方波以及斜波。由图可知,各通道输出波形可独立控制。
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使用示波器MDO4104对设计的任意波形发生器的输出相位调节能力进行测试,各个通道均输出频率为1 kHz的正弦信号,图 13a~图 13d是通道1初始相位0°,通道2初始相位分别为0°、45°、90°、180°的情况,由图可知,其具有相位调节范围宽的优点。
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输出信号的同步特性可通过测试方波信号的上升沿之间的时间间隔获得。为了保证输出方波的高低电平为整数个点以及避免边沿抖动,将该AWG的4个通道同时输出60 MHz方波(初始相位为0°)到示波器MDO4104中。图 14展示了同步测试的波形图,表 1记录了图 14中所示的其他通道与通道1同步误差的相关值。由此看出,任意两个通道间输出方波的延迟误差优于150 ps。此时同步误差主要由电路元器件及布局布线造成的延时差异等因素造成。
表 1 各通道相对于通道1的定时偏差
通道号 瞬时值/ps 平均值/ps 最小值/ps 最大值/ps 标准差/ps 2 -72.31 -61.35 -140.6 -3.786 -45.70 3 -99.76 -74.01 -130.9 -6.731 -38.19 4 -110.6 -100.1 -145.3 -15.37 -40.87
Design of High Speed Multi-Channel Arbitrary Waveform Generator
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摘要: 任意波形发生器是一种可以产生任意激励信号的测量仪器。输出波形带宽、通道数目以及通道间同步精度是任意波形发生器的关键指标。为了实现高带宽、多存储器并行的结构,并行存储技术被用来突破相位累加器和波形查找表工作速度的限制,然而该结构却存在比传统结构更加复杂的同步误差。针对此问题,该文分析了采用多存储器并行结构的任意波形发生器的同步需求,通过时钟、触发信号的精密分配以及内嵌相位校准模块设计,消除了数据时钟的随机初始相位、随机触发位置以及分频造成的随机相位差。最后对设计的任意波形发生器的相应指标进行测试验证。Abstract: Arbitrary waveform generator (AWG) is a instrument which can generate arbitrary excitation signal. Output bandwidth, the number of channels and synchronous accuracy between different channels are the key specifications of AWG. In order to achieve high bandwidth, a multi-memories parallel structure is proposed to break through operation speed limitation of phase accumulator and look-up table. However, this structure introduces more complex synchronous error than traditional structures. The synchronization requirements of AWG with multi-memories parallel is analyzed emphatically in this article. The random initial phase of data clock and random trigger position are eliminated by deliberate distributing clock and trigger signal. The design of embedded phase calibration module is used to eliminate the random phase difference. Finally, the specifications of AWG are verified.
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表 1 各通道相对于通道1的定时偏差
通道号 瞬时值/ps 平均值/ps 最小值/ps 最大值/ps 标准差/ps 2 -72.31 -61.35 -140.6 -3.786 -45.70 3 -99.76 -74.01 -130.9 -6.731 -38.19 4 -110.6 -100.1 -145.3 -15.37 -40.87 -
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