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闪存(flash memory)的技术原型最早于1967年由贝尔实验室的施敏提出,并且在过去的30年中主导了非易失存储器市场。随着微电子工艺节点的持续推进,Flash存储器历经了多个技术代的发展。由于存储单元尺寸不断微缩,但是编程、擦除操作所需的高压却不能等比例减小,器件的可靠性问题日益显著[1],并引起了国内外研究机构广泛的关注。文献[2]详细比较了源级FN擦除和沟道FN擦除的效率以及不同操作方式对Flash器件擦除一致性的影响。存储单元数据保持特性和耐受性退化的机理,以及从工艺、器件操作层面如何进行优化都得到了深入的研究[3-6]。
但是上述研究工作多数集中在单个存储器件的层面,芯片级的性能退化研究相对较少。Flash存储芯片的一个重要的可靠性问题是擦除时间退化,即完成芯片擦除所需的时间随着擦写循环增多出现显著的增加[7]。对于65 nm及以下的先进节点的NOR Flash芯片,这一现象尤为严重,可能在数千次擦写之后,擦除时间即出现成倍的增加。
本文详细讨论了NOR Flash芯片的内部擦除算法,分析了存储芯片擦除时间退化的机理;针对性地提出了阶梯脉冲电压擦写方式和抑制擦除干扰的阵列偏置方法,以改善芯片的擦除退化,并在中芯国际65 nm NOR Flash工艺平台进行了流片,验证了方案的有效性。
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经过上述讨论,得出NOR Flash芯片擦除时间退化的主因是:高压反复操作使得存储单元的隧穿氧化层出现退化,器件更容易发生数据丢失和干扰问题;同时随着擦写循环增加,阵列中的不稳定单元增多,阵列分布变差。为了纠正过擦除问题并进一步收紧Vt分布,Flash控制电路采取大量的“修补”操作,从而导致擦除时间的增加。本文从两方面对这一问题进行优化:改善擦写条件降低存储单元的退化;优化阵列偏置条件抑制阵列干扰。
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CHE编程过程导致的退化主要是由于热载流子效应所致,根据理论分析,热载流子效应与沟道电场的峰值成正相关的关系[8],为了降低热载流子效应对隧穿氧化层造成的损伤,有效的办法是降低漏结编程电压。
优化的编程条件如图 4a所示,漏级电压Vd的数值从4.2 V降低到3.8 V,以降低编程中的热载流子效应,进而改善隧穿氧化层退化;同时Vd的减小,也可以有效降低对非选中单元的漏极干扰。栅极电压Vg分为5.5、7.5、9.5 V这3个台阶阶跃上升,每个台阶脉冲宽度为500 ns,此编程设置将器件Vt分步骤抬升,有助于获得更好的阈值分布,同时也有效降低了每一步编程操作的电流(功耗),可以降低外围高压电路的负载和面积。
常规的FN擦除一般在栅极和衬底施加固定偏置:栅极电压Vg= -9 V,衬底电压Vb=8 V;擦除过程中,随着浮栅层中的电子隧穿回沟道,浮栅和衬底之间的电压差迅速降低。因此擦除初始阶段,隧穿氧化层电场峰值很大,而随着擦除进行,隧穿电场逐步降低。
基于文献[9]的研究,采用高擦除电场会导致隧穿氧化层退化更显著,过擦除现象也更严重。因此在本文的工作中,对擦除电压也采用了阶梯脉冲的方式,Vb从6 V阶跃增加至8 V,每个阶梯增加0.25 V,如图 4b所示。此种操作方式降低了擦除初始阶段的电场,而且整个擦除过程中的电场更为平均,使得擦除分布更均匀[10]。
为了验证该操作方式的有效性,本文设计了对比试验。采用本文提出的阶梯脉冲方式和常规条件分别对存储阵列进行5 000次擦写循环,并统计擦除后的阵列阈值电压分布,如图 5所示,可以看到采用优化操作条件的存储阵列,其发生过擦除的单元明显较少,因此节省了过擦除纠正和软编程的操作次数,有效减少了Sector擦除的时间。
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在常规的存储阵列操作表设置中,对于同一物理区块中不选中的Sector,擦除时一般将其字线电压设置为0 V或者VCC(衬底为+8 V偏置)。这样非选中单元的浮栅和衬底之间仍然存在一定的电压应力,将导致衬底干扰现象的产生,尤其对于经过反复擦写后隧穿氧化层严重退化的存储单元,阈值损失的现象尤其明显。
为此,本文提出了优化的阵列偏置方案,对于同一物理区块中的非选中Sector,将其字线全部浮空,如表 1所示。在擦除操作过程中,其栅极电压被抬升至与衬底电压Vb相等,衬底和浮栅之间没有任何电压差,也就避免了衬底干扰的影响,从而节省了修复操作所需的时间。
表 1 擦除操作的阵列偏置条件
区块 操作 Vg/V Vd Vs/V Vb/V 同一物理区块 选中Sector -9 浮空 6~8 6~8 非选中Sector 浮空 浮空 6~8 6~8 不同物理区块 0 V 浮空 0 0 -
为了验证上述方案的有效性,本文基于65 nm ETOX工艺设计开发了全功能的128 Mb SPI NOR Flash芯片,并在中芯国际完成了流片和测试工作,芯片的扫描电子显微镜(scanning electron microscopy, SEM)照片如图 6a所示。
通过测试模式中的方案设计,将芯片设置为常规操作方式以及本文提出的优化模式进行对比验证。并对两种模式下芯片擦除特性的退化情况进行了测试和比较。芯片Sector擦除时间随着擦写次数的退化曲线如图 6b所示。可以看到,两种模式下,芯片的初始擦除速度都较快,30 ms之内即可完成Sector擦除。随着擦写循环的进行,擦除时间均有所增加,但是采用优化条件的芯片明显退化更慢:当完成10万次擦写循环后,4 KB Sector擦除时间增加为104.9 ms。而对于未优化的芯片,其擦除时间在3万次之后即达到100 ms以上,10万次擦写后,擦除时间超过200 ms。上述测试结果表明,本文提出的优化方案,可以有效改善NOR Flash芯片擦除性能退化的问题。
Optimization of Erase Time Degradation in 65nm NOR Flash Memory Chips
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摘要: 随着制造工艺进入65 nm节点,闪存的可靠性问题也越来越突出,其中闪存芯片擦除速度随着擦写循环的增加出现明显退化。该文从单个存储器件的擦写退化特性入手,详细讨论了隧穿氧化层缺陷的产生原因、对器件性能的影响及其导致整个芯片擦除时间退化的内在机理,并提出针对性的优化方案:采用阶梯脉冲电压擦写方式减缓存储单元退化;对非选中区块进行字线浮空偏置以抑制擦除时的阵列干扰。该文基于65 nm NOR Flash工艺平台开发了128 Mb闪存芯片,并对该方案进行了验证,测试结果表明,采用优化设计方案的芯片经过10万次擦写后的Sector擦除时间为104.9 ms,较采用常规方案的芯片(大于200 ms)具有明显的提升。Abstract: With the rapid development of microelectronics manufacture process, the reliability of flash memory has become more and more significant especially beyond 65 nm technology node. One of the most critical reliability issues is that the erase speed of flash memory chip degrades obviously with the increase of erase cycle. In this paper, the erasure degradation characteristics of flash cell were carefully reviewed. The generation mechanism of the tunneling oxide defect and its effects on device performance degradation are also well discussed. The optimization schemes are then proposed in this paper, including low stress program/erase scheme with staircase pulse and disturb-immune array bias condition for the unselected Sectors. A 128 Mb flash memory chip is developed based on SMIC 65 nm NOR flash technology to verify the optimization schemes. The testing results show that the Sector erase time of the optimized chip after 105 program/erase cycles is 104.9 ms, which is obviously improved compared with that of the conventional flash chip (more than 200 ms).
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Key words:
- erase time degradation /
- NOR flash memory /
- oxide traps /
- reliability /
- staircase pulse
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表 1 擦除操作的阵列偏置条件
区块 操作 Vg/V Vd Vs/V Vb/V 同一物理区块 选中Sector -9 浮空 6~8 6~8 非选中Sector 浮空 浮空 6~8 6~8 不同物理区块 0 V 浮空 0 0 -
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