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Upgrade of Front-End Electronics for CSR External Target Track Detector
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摘要: 多丝漂移室(MWDC)用于兰州重离子加速器−冷却存储环上外靶实验终端的径迹测量，其前端电子学中放大芯片采用SFE16芯片，目前前端电子学单板通道数较少，且慢控配置模块老旧，无法兼容新设备，配置效率较低。该文对前端板(FEE)进行升级，单板实现32通道；并设计一种基于现场可编程门阵列(FPGA)的配置板，通过上位机USB接口实现对多块SFE16芯片的快速高效配置。电子学测试实验结果表明，升级后的前端电子学在增加通道数的基础上保证了原有性能，并实现单次对248片SFE16芯片的配置，使用简单，配置效率高，实用性好。Abstract: The multi wire drift chamber (MWDC) is used for track measurement of the external target experimental terminal at heavy ion research facility in Lanzhou-Cooler storage ring. The amplification chip in the front-end electronics (FEE) adopts SFE16 chip. At present, the number of single board channels in the front-end electronics is few; In addition, the slow control configuration module is obsolete and cannot be compatible with new devices, resulting in low configuration efficiency. Therefore, the FEE is upgraded in this paper, and the single board realizes 32 channels; and a configuration board based on field programmable gate array (FPGA) is designed to realize fast and efficient configuration of multiple SFE16 chips through USB interface of host computer. The electronics test results show that the upgraded FEE guarantees the original performance on the basis of increasing the number of channels, and realizes the configuration of 248 SFE16 chips at a time. It is simple to use, efficient to configure, and practical.
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Keywords:
- FPGA /
- host computer /
- MWDC /
- SFE16 /
- track measurement
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兰州重离子加速器−冷却存储环是我国核科学领域的重大科学装置，其第二条放射性束流线上的实验终端用于开展重离子物理与交叉学科研究。外靶实验终端由一套谱仪组成，包含众多探测器，其中多丝漂移室(multi wire drift chamber, MWDC)探测器用于径迹测量，结合TOF墙可以实现粒子鉴别与径迹重建[1]。
MWDC探测器的读出电子学选用TOT方案来实现[2]，其中放大甄别芯片选用SFE16，该芯片是CERN为COMPASS实验装置上的探测器设计的高集成度基于TOT技术的ASIC芯片[3]，用于气体探测器探测X射线或带电粒子，并获得高精度的电荷测量、能量分辨和时间分辨。SFE16芯片集成了电荷灵敏前放与滤波成形、甄别和伪差分驱动输出等模块，并可配置多种增益与阈值模式，能满足多种实验测量的需求。利用该系统已经完成了多个物理实验，并取得了相应的物理成果[4-5]。
为进一步提高前端读出电子学的集成度和密度，并解决由于设备升级，而原有的电子学慢控配置模块老旧，无法兼容新设备，且配置效率较低这一紧迫的问题。本文对前端板进行升级，增加单板上SFE16芯片的数量，扩展单板通道数至32通道；并设计基于现场可编程门阵列(field programmable gate array, FPGA)的慢控配置模块，实现对SFE16芯片高效配置。
1. 系统方案设计与实现
1.1 系统需求
外靶实验终端的径迹探测器具有较大的有效面积(0.4～1 m2)，检测效率高(>95%)，空间分辨率好(～230 μm)，具有三维多粒子跟踪的能力，通道数目达到1440路[5]，这对电子读出系统提出了高集成度、低功耗、小体积的要求。TOT电路结构简单，减少了模拟电路，在集成度、功耗、成本方面有很大优势。且TOT电路有快速的时间响应，信号前沿很快，而输出脉冲的前沿代表了时间信息。输出脉冲宽度与输入信号幅度存在一定的函数关系，通过测量输出脉冲宽度就可以得到输入信号的幅度。TOT电路的原理如图1所示，将放大成形后的信号送到一个阈值固定的甄别器就得到输出脉冲。电路的输出脉冲信号用TDC进行数字化。由于不同幅度带来的脉冲宽度不同，从而实现能量信息的测量。考虑到欧洲核子中心研制的数据驱动型时间数字芯片HPTDC[6]具有低功耗、高精度、高集成度的特点。采用HPTDC进行TOT信号数字化处理，来提高可靠性和集成度。
前端电子学系统主要由前端板、配置板、时间−数字变换插件和上位机构成。如图2所示，前端板负责接收来自MWDC探测器输出的微弱电荷信号，并完成对电荷信号的积分、整形、甄别和伪差分输出。配置板对SFE16芯片的寄存器进行配置，使前端板上SFE16芯片工作在期望的工作状态。基于HPTDC的时间−数字变换插件实现对前端板输出的TOT信号的处理，得到能量和时间信息。上位机通过USB总线与配置板进行交互，完成指令的下发与数据上传处理。
1.2 前端板设计
前端板主要包括2片SFE16芯片、过压保护电路、电源模块、适配网络、地址配置、去耦滤波网络、接口总线驱动电路和一些测试点，其结构框图如图3所示。过压保护电路的芯片采用BAV99S，用来防止因探测器打火而产生的大信号对前端处理电路造成破坏。电源模块由LDO及其外围配置电路组成，可提供前端板上各电路模块所需的低噪声供电电压和参考电压。地址模块通过拨码开关的方式控制电平，可以实现对芯片硬件地址的绑定。去耦滤波网络由采用大容值与小容值搭配的方式组成，靠近管脚放置实现对电源纹波抑制以及芯片各管脚的滤波，降低噪声干扰，提高信噪比。
SFE16芯片有16个输入通道，其单通道结构如图4所示。SFE16输入采用交流耦合，输出伪LVDS信号，通过外部的上拉电阻得到一个能被LVDS接收器接收的差分信号。SFE16芯片的配置通过4线串行接口，芯片具有3个测试管脚，可用示波器监视测试管脚的输出信号来确认芯片的配置状态是否正确。
SFE16的工作流程如下。输入的电荷信号在电荷灵敏前放电路中进行积分后进入极零相消电路，将缓慢后沿带来的基线堆积和基线漂移进行消除。后面的两级滤波成形电路将前放信号转化为准高斯信号，再经过主放大器饱和放大后进入甄别器中进行甄别，甄别器的阈值通过一个片内8 bit的DAC来实现，甄别后的TOT信号进入输出驱动电路后以伪LVDS的形式输出。
1.3 配置板设计
配置板主要包括FPGA芯片、电源模块、时钟模块、USB通信模块、复位电路、配置接口和测试点，其结构如图5所示。
FPGA芯片选用ALTERA公司的高性价比器件CYCLONE3[7]。该器件成本低廉、资源丰富，是实现少量逻辑功能的理想器件。电源模块由多个线性稳压器及其外围电路组成，可提供配置板上各电路模块所需的低噪声供电电压和参考电压，其中FPGA内核电压使用LT3021_1.2[8]这款LDO来提供，IOBANK的供电采用TPS79625[9]与LT1764AEQ[10]这两款LDO；时钟模块由片外50 MHz有源晶振产生，通过33 Ω阻抗匹配后注入FPGA时钟管脚处。通信模块基于USB2.0协议，通过USB桥接芯片(CY7C80613A[11])来实现与上位机通信。复位电路采用ADM706[12]这款监控电路芯片，实现低抖动的复位信号输出。FPGA配置采用AS与JTAG两种模式实现，其中AS模式所用的EEROM芯片采用EPCS4N[13]进行代码固化实现上电配置逻辑。
配置板与FEE板的连接通过排线实现，由于FPGA的IO端口驱动能力较小，无法驱动多片SFE16芯片，所以增加驱动芯片(SN74LVC244[14])来增大驱动电流，该芯片具有使能端，低电平有效，从而可以实现对通道信号传输通断的控制，实现对多片SFE16芯片的配置。
1.4 控制与数据处理单元设计
控制与数据处理单元基于Quartus II平台开发，主要分为两个单元：指令控制单元和数据上传单元，如图6所示。其中指令控制单元包含3个子模块：解码模块、配置模块和串行总线驱动，数据上传单元包括校验模块、USB通信模块。
上位机下发的寄存器配置数据通过USB通信模块到达配置板后，设计读写两个FIFO，实现指令与数据的下发与上传时的跨时钟处理。解码模块用于将USB下发存到FIFO中的数据或指令进行解析，根据下发数据中的标志位，实现指令判选与数据的分发。
分发后的配置寄存器数据进入串行总线收发模块，与SFE16芯片进行通信，实现芯片的配置，主要包括配置数据的分发、物理地址的轮询、数据组包与上传等功能，将SFE16芯片的反馈数据回读到FPGA中等待校验模块处理。校验模块用于完成回读数据与下发数据的一致性校验，根据校验结果从而产生不同的标志位，实现指令下发的准确性校验，将回读数据与下发数据在下一次下发前进行比较，根据结果添加不同的标志位，并将标志位加到回传数据包中，此时回传数据包里包括标志位、通道数和芯片的编码ID，通过USB接口回传到上位机，上位机根据标志位在线进行解析。
1.5 上位机软件设计
上位机软件基于Lab Windows CVI这款虚拟仪器软件开发，具有友好的UI设计窗口，在航天、国防、物理探测等诸多方面都有很广的用途[15]。
本次设计的上位机系统主要包括USB通信模块、数据采集模块、实时显示模块和指令下发模块，上位机系统工作流程如图7所示。
上位机接收到通过USB上传回来的数据后，先进行缓存，然后在缓存区内按照设定的格式遍历所有数据，通过提取对应标志位的值，从而实现对SFE16芯片ID(地址ID+通道ID)、芯片配置状态统计的监测。最后将配置成功的芯片ID进行输出，并打印统计值在桌面上。
2. 测试与验证
2.1 功能验证
通过上位机配置主放放大增益为20倍、极零相消测试点正常输出，配置完成后在前端挑选对应的测试点，通过示波器测量发现输出波形的信息与配置指令相符合，表示芯片配置成功。
2.2 实验室测试
实验室测试框图如图8所示。测试使用的信号源为Tektronix公司的AFG3252C[16]，AFG3252C通过编辑使其输出前沿20 ns、后沿1 ms的指数衰减信号，经过电荷注入板转化为电荷信号后送入FEE板信号注入端。SFE16芯片参数设置为：两级滤波成形后的信号的达峰时间是60 ns，主放放大倍数是20，DAC输出阈值为7.9 fC，输入电荷量范围为14～400 fC，过阈时间(TOT)与输入电荷量的关系如图9所示，可以看到TOT随着电荷量的增加而增大，但增加速率逐渐变慢，在电荷量大于100 fC时，输出的TOT与输入电荷量近似线性相关。输出的TOT的RMS值与输入电荷量的关系如图10所示，在14～400 fC的范围内，TOT的RMS值优于1.14 ns。单板通道间一致性结果如表1、表2所示，芯片内一致性优于芯片间。前端板单通道功耗为53 mW。
表 1 同一片SFE16的一致性测试结果注入电荷量/fC 最大TOT误差/ns 100 2.2 400 1.0 表 2 不同片SFE16的一致性测试结果注入电荷量/fC 最大TOT误差/ns 100 3.0 400 1.3 3. 结 束 语
本文设计并实现了CSR外靶终端上MWDC前端读出电子学的升级，提高了前端电子学系统的集成度，并且实现了基于FPGA的配置板设计，能够完成新设备多片SFE16芯片级联时的快速正确配置。利用构建的实验室测试系统对其性能进行了测试，结果表明升级后的电子学系统工作稳定，性能良好，满足工程需求。下一步将继续完成和探测器的联试并进行物理实验。
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[16] Tektronix Corporation. TektronixAFG3252C user manual [EB/OL]. [2022-06-28]. https://www.manualslib.com/products/TektronixAfg3252c-8897967.html.
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