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组合电路门时滞故障的可测性分析

王勇 陈光

王勇, 陈光. 组合电路门时滞故障的可测性分析[J]. 电子科技大学学报, 1999, 28(1): 58-61.
引用本文: 王勇, 陈光. 组合电路门时滞故障的可测性分析[J]. 电子科技大学学报, 1999, 28(1): 58-61.
Wang Yong, Cheng Guangju. Analysis of Gate Delay Fault's Testability in Combinational Circuits[J]. Journal of University of Electronic Science and Technology of China, 1999, 28(1): 58-61.
Citation: Wang Yong, Cheng Guangju. Analysis of Gate Delay Fault's Testability in Combinational Circuits[J]. Journal of University of Electronic Science and Technology of China, 1999, 28(1): 58-61.

组合电路门时滞故障的可测性分析

详细信息
    作者简介:

    王勇 男 32岁 博士

  • 中图分类号: TN407

Analysis of Gate Delay Fault's Testability in Combinational Circuits

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  • 文章访问数:  4265
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  • 被引次数: 0
出版历程
  • 收稿日期:  1998-11-26
  • 刊出日期:  1999-02-15

组合电路门时滞故障的可测性分析

    作者简介:

    王勇 男 32岁 博士

  • 中图分类号: TN407

摘要: 根据时滞故障测试的特点,定义了一种门时滞故障的可测性测度(即上升沿和下降沿门时滞故障的可控制性和可观测性),并提出了相应的计算方法,为基于门时滞故障的电路可测性论计提供了理论依据。

English Abstract

王勇, 陈光. 组合电路门时滞故障的可测性分析[J]. 电子科技大学学报, 1999, 28(1): 58-61.
引用本文: 王勇, 陈光. 组合电路门时滞故障的可测性分析[J]. 电子科技大学学报, 1999, 28(1): 58-61.
Wang Yong, Cheng Guangju. Analysis of Gate Delay Fault's Testability in Combinational Circuits[J]. Journal of University of Electronic Science and Technology of China, 1999, 28(1): 58-61.
Citation: Wang Yong, Cheng Guangju. Analysis of Gate Delay Fault's Testability in Combinational Circuits[J]. Journal of University of Electronic Science and Technology of China, 1999, 28(1): 58-61.

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