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频率综合器是现代通信和信息处理系统的重要组成单元，广泛应用于空间探测、通信、雷达和计算机等领域[1-3]。随着通信系统的不断发展，从1G、2G-GSM、3G-WCDMA/CDMA2000、4G-LTE到5G网络，要求工作频率越来越高，数据量越来越大，速度也越来越快。因此，在传统通信系统中应用于调制解调的本振信号源需要更高的性能，能够满足更密集的信道、更高的输出频率、更快的响应速度以及更低的相位噪声。
通用通信系统调制解调集成芯片(integrate circuits, IC)性能极大程度地受限于时钟信号，其一般由外部晶体振荡器提供参考频率输入，对于内部高速时钟信号通常由锁相环电路(phase lock loop, PLL)或频率综合器(frequency synthesizer, FS)提供。如今的通信系统应用场景需要性能更好的时钟源，因此本文提出了一种用于低相位噪声的分数分频锁相环的启动响应速度提高方案。如环路拓扑采用基于全数字MASH 1-1-1作为分频器的分数锁相环结构[4]，本文在此基础上论证了在保证稳态相位噪声的同时提高启动入锁速度的可行性，并通过后续数据处理，得出环路在上电过程与跳频时的锁定时间、变化情况等性能参数。
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PLL是一个反馈控制系统[5]，其环路拓扑结构系统框图如图1所示，主要由鉴频鉴相器(phase frequency detector, PFD)、数控电流可变电荷泵(charge pump, CP)、压控振荡器(voltage-controlled oscillator, VCO)、环路滤波器(loop filter, LF)、双模预分频器(8/9Div)、数字分频模组(/P、/S)[6]、全数字Σ-Δ调制器(digital sigma delta modulator, DSDM)等构成。此外，还包含重点讨论的动态环路带宽变换电路(dynamic bandwidth, DBW)以及预置位反馈环路(preset loop, PL)。
图 1 快速入锁锁相环系统结构
锁相环路将VCO输出信号经过分频电路后与输入参考信号进行相位、频率比对，通过PFD计算两信号相位差值，并通过CP将此相位差值转化为受控电流量，再经过LPF转化为受控电压量，最终控制VCO的输出信号频率和相位与参考信号对齐，实现相位和频率的锁定。通过外部设定整数、分数(二进制)分频系数[7]，即可以控制VCO最终输出信号频率fn为输入参考频率f的N倍。
动态环路带宽变换电路包括环路带宽控制器、电流可变电荷泵以及可变低通滤波器，通过设定相位阈值来控制高带宽模式的启动，以减小频率跳变入锁的时间。预置位反馈环路包括时钟控制器和CMOS推拉电路，通过检测VCO控制电压与阈值的差值，以反馈控制CMOS推拉电路，使得控制电压能快速响应到合适位置，以减小上电过程的入锁时间。
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首先，根据环路可知，其闭环传输函数可以简单表示为：
$$F\left( s \right) = \frac{{H\left( s \right)}}{{H\left( s \right)G\left( s \right)}} = \dfrac{{\dfrac{{{I_{{\rm{cp}}}}}}{{2{\text{π}} }}F\left( s \right)\dfrac{{{K_{{\rm{VCO}}}}}}{s}}}{{1 + \dfrac{{{I_{{\rm{cp}}}}}}{{2{\text{π}} }}F\left( s \right)\dfrac{{{K_{{\rm{VCO}}}}}}{s}\dfrac{1}{{{f_n}}}}}$$ (1) 此处使用传递函数二阶近似进行分析，其高阶项仅对初始特性有较明显的影响，如过冲，而锁定时间更多受低阶项影响。三阶LPF传递函数可以简单表示为：
$$ F\left( s \right) = \frac{1}{s}\frac{{1 + {R_1}{C_1}s}}{{{R_1}{R_2}{C_1}{C_2}{C_3}{s^2} + \left[ {{R_1}{C_1}\left( {{C_2} + {C_3}} \right) + {R_2}{C_3}\left( {{C_1} + {C_2}} \right)} \right]s + {C_1} + {C_2} + {C_3}}} $$ (2) 由反馈控制原理可以将式(1)写为一般形式：
$$H\left( s \right) = \dfrac{{2{f_n}\xi {\omega _n}s + {f_n}\omega _n^2}}{{{s^2} + 2\xi {\omega _n}s + \omega _n^2}}$$ (3) 因此，将式(2)带入式(1)后再与式(3)比对参数，可以得到闭环传输函数的自然频率ωn和阻尼系数ξ分别为：
$$ \begin{split}& {\omega _n} = \frac{{{R_1}{C_1}}}{2}\sqrt {\frac{{{K_{{\rm{VCO}}}}\dfrac{{{I_{{\rm{cp}}}}}}{{2{\text{π}} }}}}{{{f_n}\left( {{C_1} + {C_2} + {C_3}} \right)}}} \xi = \sqrt {\frac{{{K_{{\rm{VCO}}}}\dfrac{{{I_{{\rm{cp}}}}}}{{2{\text{π}} }}}}{{{f_n}\left( {{C_1} + {C_2} + {C_3}} \right)}}} \\& \qquad\qquad\qquad\qquad \xi = \sqrt {\frac{{{K_{{\rm{VCO}}}}\dfrac{{{I_{{\rm{cp}}}}}}{{2{\text{π}} }}}}{{{f_n}\left( {{C_1} + {C_2} + {C_3}} \right)}}} \\[-18pt] \end{split}$$ (4) 频率响应为(其中频率变化从f0～f1)：
$$f\left( t \right) = {f_1} + \left( {{f_1} - {f_0}} \right)\varepsilon \left( t \right)$$ (5) 式中，ε(t)为环路阶跃响应。假设锁相环锁定误差阈值为Δf，则锁定时间可以简单表示为：
$$t = \frac{1}{{\xi {\omega _n}}}\left( { - \ln \frac{{\Delta f}}{{{f_1} - {f_0}}}\frac{{\sqrt {1 - {\xi ^2}} }}{{1 - 2{R_1}{C_1}\xi {\omega _n} + R_2^2C_2^2\omega _n^2}}} \right)$$ (6) 从上述推导看出，影响跳频入锁时间的重要因素主要为环路带宽因子ξωn以及跳频距离f1 − f0[8]。因为调频距离存在一个对数关系，所以环路带宽对入锁时间的贡献比调频距离更大。但是在上电启动入锁阶段，由于系统从“0”状态开始到稳态，其跳频距离对入锁时间的影响将加剧。
通过上述分析可以知道，实现任意跳频阶段(启动与跳频)的快速入锁功能需要多类方案整合。针对这两个不同的阶段，提出两种快速入锁方案：动态环路带宽变换和预置反馈环路。
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根据上述环路瞬态响应分析，可以看出在任意跳频阶段，环路带宽对入锁时间的影响最大，因此首先写出环路带宽简单表达式为：
$${\omega _c} = 2{\omega _n}\xi = \frac{{{R_1}{C_1}}}{{{C_1} + {C_2} + {C_3}}}\frac{{{K_{{\rm{VCO}}}}{I_{{\rm{cp}}}}}}{{2{\text{π}} {f_n}}}$$ (7) 由于在三阶LPF中C1>>C2、C1>>C3，因此可以简写为：
$${\omega _c} = \frac{{{K_{{\rm{VCO}}}}{I_{{\rm{cp}}}}{R_1}}}{{2{\text{π}} {f_n}}}$$ (8) 通过式(8)可以看出，增大环路带宽可以极大地缩减入锁时间，进一步说可以通过增大电荷泵电流Icp，增大VCO增益KVCO，增大环路滤波器第一级电阻R1或者减小分频比N来提高环路带宽。而通常情况下，分频比无法随意改变，因为输入输出频率关系决定了当前工作环境下分频比的大小。VCO增益KVCO一般也不希望能够可变并且应当保持较小的值，过大的KVCO会导致较大的输出相位噪声。因此，既要满足尽量低的相位噪声的同时又要提高环路带宽，最直接的方案是改变电荷泵电流Icp和环路滤波器第一级电阻R1的值[9-10]。
数控电流可变电荷泵结构如图2所示。
图 2 1 bit数控电流可变电荷泵结构
增流支路控制开关SW1信号由环路带宽控制电路输出端口得到，其中环路带宽控制电路结构如图3所示，其工作时序如图4所示。图中delay量为环路带宽切换阈值，以相位差大于delay为例，DFF的D端口信号只要UP或DN任一为高，经过delay延迟后就为高；CLK端口则需要UP和DN同时为高时才为高。即当相位差大于delay时，CLK信号落后于D信号，此时Q=1，QN=0，控制器的输出等效于PFD的输出信号，使得CP中增流支路控制开关SW1同步TG变化。同理也可以推导出相位差小于delay的情况，此处不再赘述。
图 3 环路带宽控制电路结构
虽然在工作状态改变时使用大电流进行快速锁定的时间很短，但仍需要考虑这段时间的环路稳定性问题，以防止锁相环的错锁或稳定状态进程的恶化。因此，讨论在环路带宽切换过程中的相位裕度变化情况，环路相位裕度可以写为：
$${\phi _c}\left( \omega \right) = {\text{π}} + {\tan ^{ - 1}}\left( {\omega {\tau _c}} \right) - {\tan ^{ - 1}}( {\omega {\tau _p}} )$$ (9) 
图 4 环路带宽控制器时序逻辑
对于起主要作用的环路滤波器前两级，可以简单写作
${\tau _c} = {R_1}{C_1}$ ，${\tau _p} = {R_1}\left( {{C_2} + {C_3}} \right)$ 。快速充放电过程中，因为环路带宽ω增大，为了保证相位裕度，应减小τc和τp，通常不应改变LPF中的电容，因为电容变化会引起电荷分享效应，会增大Vctrl噪声，恶化锁相环性能，可以通过改变阻容串联级的电阻来实现。由式(8)可知，假设要使得环路带宽增大K倍，则在电荷泵电流整体增大K2倍的情况下，LPF中的R1应该减小K倍，以此保证环路相位裕度在高环路带宽时仍保持相对合适的值。综上，电荷泵电流配置如式(10)所示，此时的环路带宽$\omega _c^{'} = K{\omega _c}$ 。$$\left\{ {\begin{array}{*{20}{c}} {{I_{{\rm{CP}}\_L}} = K{I_{{\rm{bias}}}}} \\ {{I_{{\rm{CP}}\_H}} = K\left( {K - 1} \right){I_{{\rm{bias}}}}} \end{array}} \right.$$ (10) -
此结构用于加快系统上电启动过程中的入锁速度，其简要结构如图5所示。
图 5 预置位反馈环路示意结构
图中R1、R2、C1、C2、C3组成三阶LPF，Ci为压控振荡器VCO的输入等效电容。具体工作过程为：1)在系统启动阶段开始时，SW2开关断开，此时锁相环环路被切断，Vctrl≈0 V且锁相环输出约为VCO的最低振荡频率。2)由digital端口送入DAC设定的参考控制电压量并随后送入迟滞比较器的负相端口，此时迟滞比较器的输出为“0”，启动PMOS上拉Vctrl电压直至超过迟滞比较器上门限电压VtH后，迟滞比较器输出跳变为“1”，至此PMOS关闭，并对NMOS送入频率固定的控制时钟，此时Vctrl电压呈“阶梯式”下降，直至小于迟滞比较器下门限电压后，迟滞比较器重新输出“0”，至此实际预置位进程基本完成。3)关闭NMOS，闭合SW2，使得锁相环路闭合，通过环路最终实现输出时钟频率锁定。控制电路部分的DC综合网表如图6所示，其中CLK为参考时钟输入，State为迟滞比较器输出，Nout为NMOS控制端，Pout为PMOS控制端。各节点电压与时序关系如图7所示。
图 6 预置位反馈环控制电路DC综合网表
图 7 预置位反馈环路各节点电位变化与时序关系
设置的预置位参考电压通过对压控振荡器各子带区间的KVCO曲线经过适当数据拟合得到，这样可以得到一个在整体输出区间内的“频率-电压”关系，数据拟合精度和迟滞比较器阈值共同决定了频率抬升与目标频率的距离。
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基于图1的基本分数锁相环拓扑结构，采用TSMC 0.18 um RF CMOS工艺，对上述提出的快速锁定方案进行在线仿真测试，环境如表1所示。
表 1 锁相环拓扑结构性能环境
参数 结果 工艺 0.18 um RF CMOS 电源电压/V 1.8 输出频率/GHz 1~1.5 相位噪声 −103.1 dBc/Hz@1 MHz
−140.1 dBc/Hz@10 MHz分频比 92 数字功耗/mW 2.232 模拟功耗/mW 4.320 在上述环路环境中，对3类结构进行瞬态仿真，其3类结构分别为：传统经典CP-PLL结构、采用动态环路带宽技术后的CP-PLL结构以及本设计所使用的复合快速入锁CP-PLL结构。得到如图8所示的控制电压瞬态仿真曲线，对比数据如表2所示。
表 2 3类PLL锁定时间数据对比
结构 锁定时间/μs 相位噪声/dBC·Hz−1@1 MHz 传统结构 4.80 −84 动态BW结构 2.80 −96 复合结构 1.12 −103 
图 8 对比传统结构的控制电压仿真曲线
如图8a所示，在相位精度5 ns内，传统结构的入锁时间约为4.8 μs；如图8b所示，引入动态环路带宽后入锁时间约为2.8 μs，相比传统结构入锁速度提升了41.7%；但是从仿真结果看出在上电启动过程中，因为受到电荷泵极限电流限制，其从0电位上升过程消耗时间较长，且由于过大电流造成环路相位裕度下降，阻尼振荡过程时间加长，故可以采用该复合结构，如图8c所示，其入锁时间约为1.12 μs，相比传统结构速度提升了76.7%(其中还包含因为时序要求的启动初始化阶段消耗的50 ns时间)。由此看出，用于分数CP-PLL的快速入锁复合结构能够有效提高锁相环锁定速度。
复合结构的模块版图(Layout)如图9所示，其有效面积约为176.06×91.5 μm2。
图 9 复合结构的版图设计
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本文基于TSMC 0.18 um RF CMOS工艺实现了一个用于加速CP-PLL锁定速度的复合结构，其单元layout面积约为176.06×91.5 um2。采用了数字电路控制方式的动态环路带宽变换电路，用于在相差大于5 ns时加快环路调整速度，缩短入锁到小于相差精度所需要的时间；在上电启动阶段使用预置位反馈环，进一步缩短初始充电的时间，使得在极短时间内输出频率抬升至目标频率的±20%。对于26 MHz输入参考频率，输出频率为1.196 GHz，综合功耗约为4 mA的CP-PLL，优化后的锁定时间为1.12 μs，整体相噪在稳态保持−103.1 dBc/Hz@1 MHz。工作电压1.8 V时，其复合结构静态功耗约为100 uA。
Design of a Fast Lock-in IC for CP-PLL
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摘要: 该文基于TSMC 0.18 μm RF CMOS工艺实现了一个用于加快CP-PLL锁定时间的数模混合复合结构，该复合结构主要包括两个独立单元——动态环路带宽单元及预置位反馈环。其中，两个单元的控制电路均采用全数字电路实现，并通过DC综合与ICC自动布局布线得到版图信息。经过同一CP-PLL参数环境下的对比分析，比较了包括传统结构的3种方案的锁定时间。在工作电源1.8 V下，优化后的锁定时间为1.12 μs，较传统结构锁定时间提升了76.7%；整体相噪在稳态保持−103.1 dBc/Hz @1 MHz，较传统结构仅上升了0.3%。证明该复合结构能够有效降低上电启动以及跳频时的锁定时间。Abstract: Based on TSMC 0.18 μm RF CMOS process, a hybrid digital analog composite structure is implemented to accelerate the locking time of charge-pump phase-locked loop (CP-PLL). The composite structure mainly includes two independent units: dynamic loop bandwidth unit and preset feedback loop. Among them, the control circuits of the two units are all digital circuits, and the layout information is obtained through DC synthesis and ICC automatic layout. Through the comparative analysis under the same CP-PLL parameter environment, the locking times of three schemes including the traditional structure are compared. Under the working power supply of 1.8 V, the optimized locking time is 1.12 μs, which is 76.7% higher than that of the traditional structure; the overall phase noise keeps −103.1dBc/Hz@1MHz in the steady state, which is only 0.3% higher than that of the traditional structure. Therefore, the composite structure can effectively reduce the lock-in time of power on and frequency hopping.
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Key words:
- dynamic loop bandwidth /
- fast lock /
- phase noise /
- PLL /
- preset
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表 1 锁相环拓扑结构性能环境
参数 结果 工艺 0.18 um RF CMOS 电源电压/V 1.8 输出频率/GHz 1~1.5 相位噪声 −103.1 dBc/Hz@1 MHz
−140.1 dBc/Hz@10 MHz分频比 92 数字功耗/mW 2.232 模拟功耗/mW 4.320 
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[1] JO J G, LEE J H, PARK D, et al. An L1-band dual-mode RF receiver for GPS and galileo in 0.18 μm CMOS[J]. IEEE Trans on Microwave Theory and Techniques, 2009, 57(4): 919-927. doi: 10.1109/TMTT.2009.2014432 [2] LIU Yao-hong, LIN T H. A wideband PLL-based G/FSK transmitter in 0.18 μm CMOS[J]. IEEE Journal of Solid-State Circuits, 2009, 44(9): 2452-2462. doi: 10.1109/JSSC.2009.2022994 [3] LEUNG L L K, LUONG H C. A I-V 9.7- mW CMOS frequency synthesizer for IEEE 802.11 a transceivers[J]. IEEE Trans on Microwave Theory and Techniques, 2008, 56(1): 39-47. doi: 10.1109/TMTT.2007.911980 [4] PERUMAL S M, KARTHIGEYAN K A, CHANDRAMANI P V. Implementation and verification of MASH 1-1-1 for fractional-N frequency synthesizer in Zynq-7000 series SoC platform[C]//2017 Devices for Integrated Circuit (DevIC). [S. l. ]: IEEE, 2017: 825-829. [5] SU Pin-en, PAMARTI S. Fractional-N phase-locked-loop based frequency synthesis: A tutorial[J]. IEEE Trans on Circuits and Systems, 2009, 56(12): 881-885. [6] 李振荣, 庄奕琪, 龙强. 具有高线性调谐特性的1.2 GHz CMOS频率综合器[J]. 电子科技大学学报, 2012, 41(6): 853-858. LI Zhen-rong, ZHUANG Yi-qi, LONG Qiang. 1.2 GHz CMOS frequency synthesizer with high linear tuning characteristics[J]. Journal of University of Electronic Science and Technology of China, 2012, 41(6): 853-858. [7] HSIEH G C, HUNG J C. Phase-locked loop techniques-a survey[J]. IEEE Trans on Industrial Electronics, 1996, 43(6): 609-615. doi: 10.1109/41.544547 [8] 柏翰, 余乐. 锁相环锁定时间的分析与测量[J]. 电子世界, 2016(15): 110-112. doi: 10.3969/j.issn.1003-0522.2016.15.091 BAI Han, YU Le. Analysis and measurement of phase-locked loop lock time[J]. Electronic World, 2016(15): 110-112. doi: 10.3969/j.issn.1003-0522.2016.15.091 [9] 徐栋. 一种改进型快速入锁电荷泵锁相环的设计[D]. 苏州: 苏州大学, 2013. XU Dong. Design of an improved fast lock-in charge pump phase-locked loop[D]. Suzhou: Soochow University, 2013. [10] 任传阳. 快速锁定电荷泵锁相环研究与设计[D]. 济南: 山东大学, 2016. REN Chuan-yang. Research and design of fast-locking charge pump phase-locked loop[D]. Jinan: Shandong University, 2016. -
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图(9) / 表(2)
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