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用于GEM-TPC探测器读出芯片的10 bit 20 MSPS SAR ADC设计

孙志坤 千奕 杨鸣宇 佘乾顺 赵红赟 蒲天磊 陆伟建 刘政强 张家瑞

孙志坤, 千奕, 杨鸣宇, 佘乾顺, 赵红赟, 蒲天磊, 陆伟建, 刘政强, 张家瑞. 用于GEM-TPC探测器读出芯片的10 bit 20 MSPS SAR ADC设计[J]. 电子科技大学学报. doi: 10.12178/1001-0548.2023204
引用本文: 孙志坤, 千奕, 杨鸣宇, 佘乾顺, 赵红赟, 蒲天磊, 陆伟建, 刘政强, 张家瑞. 用于GEM-TPC探测器读出芯片的10 bit 20 MSPS SAR ADC设计[J]. 电子科技大学学报. doi: 10.12178/1001-0548.2023204
SUN Zhikun, QIAN Yi, YANG Mingyu, SHE Qianshun, ZHAO Hongyun, PU Tianlei, LU Weijian, LIU Zhengqiang, ZHANG Jiarui. The Design of a 10 Bit 20 MSPS SAR ADC of the Readout Chip for GEM-TPC Detector[J]. Journal of University of Electronic Science and Technology of China. doi: 10.12178/1001-0548.2023204
Citation: SUN Zhikun, QIAN Yi, YANG Mingyu, SHE Qianshun, ZHAO Hongyun, PU Tianlei, LU Weijian, LIU Zhengqiang, ZHANG Jiarui. The Design of a 10 Bit 20 MSPS SAR ADC of the Readout Chip for GEM-TPC Detector[J]. Journal of University of Electronic Science and Technology of China. doi: 10.12178/1001-0548.2023204

用于GEM-TPC探测器读出芯片的10 bit 20 MSPS SAR ADC设计

doi: 10.12178/1001-0548.2023204
基金项目: 国家自然科学基金(11975293)
详细信息
    作者简介:

    孙志坤,博士研究生,主要从事核电子学方面的研究

    通讯作者: 通信作者E-mail:qianyi@impcas.ac.cn
  • 中图分类号: TN4

The Design of a 10 Bit 20 MSPS SAR ADC of the Readout Chip for GEM-TPC Detector

图(15)
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  • 被引次数: 0
出版历程
  • 收稿日期:  2023-08-07
  • 修回日期:  2023-10-04
  • 网络出版日期:  2024-07-09

用于GEM-TPC探测器读出芯片的10 bit 20 MSPS SAR ADC设计

doi: 10.12178/1001-0548.2023204
    基金项目:  国家自然科学基金(11975293)
    作者简介:

    孙志坤,博士研究生,主要从事核电子学方面的研究

    通讯作者: 通信作者E-mail:qianyi@impcas.ac.cn
  • 中图分类号: TN4

摘要: 随着大面积气体电子倍增器——时间投影室探测器的不断发展,其对读出电子学的密度和集成度要求越来越高。基于180 nm的CMOS工艺设计完成了一款10 bit、20 MSPS的逐次逼近寄存器型模数转换器原型芯片。利用该芯片结合模拟前端模块和数字信号处理器,可实现全数字化的前端读出专用集成电路用于GEM-TPC的读出。该ADC主要由DAC模块、动态比较器模块、异步时钟生成模块和SAR逻辑模块构成。仿真结果表明,输入信号频率为1.836 MHz时,ENOB为8.61 bit,内核功耗约为3.3 mW/Ch。

English Abstract

孙志坤, 千奕, 杨鸣宇, 佘乾顺, 赵红赟, 蒲天磊, 陆伟建, 刘政强, 张家瑞. 用于GEM-TPC探测器读出芯片的10 bit 20 MSPS SAR ADC设计[J]. 电子科技大学学报. doi: 10.12178/1001-0548.2023204
引用本文: 孙志坤, 千奕, 杨鸣宇, 佘乾顺, 赵红赟, 蒲天磊, 陆伟建, 刘政强, 张家瑞. 用于GEM-TPC探测器读出芯片的10 bit 20 MSPS SAR ADC设计[J]. 电子科技大学学报. doi: 10.12178/1001-0548.2023204
SUN Zhikun, QIAN Yi, YANG Mingyu, SHE Qianshun, ZHAO Hongyun, PU Tianlei, LU Weijian, LIU Zhengqiang, ZHANG Jiarui. The Design of a 10 Bit 20 MSPS SAR ADC of the Readout Chip for GEM-TPC Detector[J]. Journal of University of Electronic Science and Technology of China. doi: 10.12178/1001-0548.2023204
Citation: SUN Zhikun, QIAN Yi, YANG Mingyu, SHE Qianshun, ZHAO Hongyun, PU Tianlei, LU Weijian, LIU Zhengqiang, ZHANG Jiarui. The Design of a 10 Bit 20 MSPS SAR ADC of the Readout Chip for GEM-TPC Detector[J]. Journal of University of Electronic Science and Technology of China. doi: 10.12178/1001-0548.2023204
  • GEM-TPC[1]探测器由电子气体倍增和时间投影室结合而来,具有高精度、高计数率等优势,能够实现对带电粒子三维径迹的测量。大面积的GEM-TPC探测器给读出电子学系统提出了低噪声、低功耗、高速、高集成度的要求,而随着半导体领域的快速发展,高集成度的专用集成电路ASIC芯片成为当前解决该需求的主要发展趋势[2]。其中具有代表性的是欧洲核子中心研制的用于GEM-TPC的SAMPA[3-4]芯片,该芯片集成了电荷灵敏前放、滤波成型电路、10 bit 20 MSPS ADC和数字信号处理模块DSP。为了打破国外的封锁,实现芯片国产化,我们课题组计划基于SAMPA架构设计一款国产的前端数字化ASIC芯片,其中ADC是将模拟信号转化为数字信号的关键模块,它的精度和速度是制约系统精度和速度的重要因素。因为GEM-TPC探测器的应用场景需要ADC有大的动态范围和抗辐照能力,所以我们选取了具有电源电压高,抗辐照性能好的180nm CMOS工艺来设计整体芯片。考虑到180 nm工艺的工作速度限制和ADC的采样频率,将采用奈奎斯特型ADC,其典型结构有Flash型、Pipeline型和SAR型。其中Flash型ADC面积和功耗最高,适用于高速、中低精度应用;Pipeline型ADC功耗介于Flash型和SAR型之间,适用于中高速、中高精度应用;SAR型ADC功耗最低,适用于中低精度应用[5]。由于前端模拟电路需要以大的功耗换取低噪声性能,所以在保证芯片整体低功耗的指标下,ADC模块需要低功耗的设计;而且SAR型ADC主要由数字逻辑电路组成,工艺迁移性好。因此本文采用SAR型结构,基于180 nm工艺设计了一款10 bit 20 MSPS的ADC原型芯片。ADC的精度受限于采样开关的非理想因素以及比较器噪声,为此文中采用了差分输入和底板采样的架构以消除采样开关带来的时钟馈通和电荷注入,并使用栅压自举开关解决开关的导通电阻非线性问题;针对比较器的噪声,文中采用了两级结构的动态比较器,在第一级进行信号的预放大,降低了第二级latch引入的噪声。考虑到ADC的速度受限于SAR逻辑的工作速度,文中采用了动态逻辑,减少了MOS管数目,提高了工作速度。

    • 由于GEM-TPC提出的前端电子学的动态范围为10~1000 fC,为了达到1 fC的分辨,ADC的分辨率需要10 bit;另外,前端模块中主放输出信号的上升时间tr为160 ns,近似估计主放输出信号的最大带宽${\mathrm{BW}} = 0.35/{t_r} = 2.2\;{\text{MHz}}$,根据奈奎斯特采样定理,ADC的采样率至少要超过被测信号(主放输出信号)带宽的2倍以上,同时为了在量化过程中更好地保留信号的信息,ADC的采样频率定为20 MHz。TPC探测器读出电子学系统如图1所示。

      图  1  GEM-TPC探测器读出电子学系统

    • 该SAR ADC芯片由DAC模块、动态比较器模块、异步时钟生成模块和SAR逻辑模块构成。整体结构如图2所示。

      图  2  ADC芯片架构

      ADC采用差分输入结构以减小电荷注入效应和时钟馈通效应引入的误差,同时抑制偶次谐波[1]。DAC模块使用二进制电容阵列构成,通过依次控制各权重电容底板电位,可以实现电容顶板电位的逐次逼近,同时该电容阵列在采样输入信号时也用作采样电容。比较器模块对DAC输出的差分电压进行比较并输出数字比较结果,相当于一个1 bit的ADC。比较器的噪声、失调、速度和功耗会影响ADC相应性能,所以比较器需要高速低噪声的设计。但高速低噪声需要牺牲功耗,为了减少ADC整体功耗,比较器采用动态结构,通过消除静态功耗的方式削减了总功耗,同时采用异步时钟和动态逻辑电路,减少了控制逻辑中高频翻转的节点和MOS管数目,降低了逻辑功耗。接下来几节将描叙ADC各模块具体结构。

    • DAC结构如下图3所示[2],DAC电容阵列采用2进制权重电容,为了减小总电容面积,电容阵列采用了分段电容结构,考虑到分段过多或者低段电容位数过大会在高低段之间产生大的版图线性失配,所以只采用一次分段,且低段电容为2 bit,高段电容为7 bit。通过分段,DAC电容阵列的总电容降低了75%。同时,DAC高2位电容采用分裂结构[3],采样时分裂的电容底板分别接VRP和VRN,这样可以降低MOS开关管的导通阻抗,提高速度;在逐次逼近过程中,由于只需改变其中一个电容的底板电压,也减小了对参考电压的干扰。

      图  3  DAC结构

      该DAC采用底板采样,采样完后顶板悬空,将底板上的信号转移到顶板上进行比较,根据比较结果由高到低依次改变各权重电容底板电位,实现逐次逼近。DAC顶板差分电压逐次逼近的过程如图4所示。

      图  4  DAC逐次逼近工作流程图

      设第i次比较得到的比较器输出结果Q为D10-i,QN为1-D10-i,VRP=VDD,VRN=0,在完成逐次逼近后,DAC顶板的差分电压VON-VOP在误差允许的范围内(<1LSB,接近0)。式(1)和式(2)分别为VOP、VON端电压与比较器输出结果的关系。而式(3)表明比较器输出结果就是模拟信号转换得到的数字码:

      $$ \begin{split} &\qquad\quad {V{{\mathrm{OP}}}} = {V{{\mathrm{DD}}}} - {V{{\mathrm{ip}}}} - {V{{\mathrm{CM}}}} + \\ & \frac{{{V{{\mathrm{DD}}}}}}{{{2^{10}}}}\left( {{2^9} \cdot {D_9} + {2^8} \cdot {D_8} + \cdots + {2^1} \cdot {D_1} + 0 \cdot {2^0} \cdot {D_0}} \right) \end{split}$$ (1)
      $$ \begin{split} &\qquad\quad {V{{\mathrm{ON}}}} = 2{V{{\mathrm{DD}}}} - {V{{\mathrm{in}}}} - {V{{\mathrm{CM}}}} -\frac{{{V{{\mathrm{DD}}}}}}{{{2^{10}}}} \\ & \left( {{2^9} \cdot {D_9} + {2^8} \cdot {D_8} + \cdots + {2^1} \cdot {D_1} + 0 \cdot {2^0} \cdot {D_0}} \right) - \frac{{{V{{\mathrm{DD}}}}}}{{{2^9}}} \end{split} $$ (2)
      $$ \begin{split} &\qquad\quad {V{{\mathrm{ON}}}} - {V{{\mathrm{OP}}}} \approx {V{{\mathrm{DD}}}} + {V{{\mathrm{ip}}}} - {V{{\mathrm{in}}}} - \\ & \frac{{2 \cdot {V{{\mathrm{DD}}}}}}{{{2^{10}}}}\left( {{2^9} \cdot {D_9} + {2^8} \cdot {D_8} + \cdots + {2^1} \cdot {D_1} + {2^0} \cdot {D_0}} \right) \approx 0 \end{split} $$ (3)

      DAC的单位电容C采用MOM电容实现。DAC的电位电容值由噪声和失配决定。由于失配可以校准,这里只计算噪声的约束。由于该ADC的分辨率为10 bit,单端输入动态范围为0.4~1.4 V,所以ADC的LSB=2×(1.4−0.4)/210≈1.95 mV(Least Significant Bits, LSB),ADC的量化噪声功率为LSB2/12≈320 nV2。设DAC单端的采样总电容为Csample,差分的总采样噪声功率为2×KT/Csample(其中K为玻尔兹曼常量,T为热力学温度),该值应小于ADC的量化噪声功率,从而得到Csample>25.875 fF,而单端的采样电容由128个单位电容C构成,所以单位电容C>0.2 fF,考虑到电容失配和前端驱动电路功耗的折中,本设计选取2.5 fF单位电容。电容阵列版图排布如图5所示。

      图  5  DAC电容阵列版图排布

    • 常见的非理想开关如MOS管开关以及互补MOS管开关的导通电阻与MOS管栅源电压Vgs相关,而在采样时,MOS管栅端接固定电位,源端接VI,开关导通电阻受VI影响会引入谐波失真,降低ADC的性能。为了减小VI对开关管导通电阻的影响,我们使用栅压自举开关进行采样。栅压自举开关的电路图如图6所示[4]。采样时,开关管M1的栅压被抬升到Vin+VDD,使得开关管M1的Vgs电压等于VDD,从而消除Vin对开关导通电阻的影响。

      图  6  栅压自举开关电路

      当采样频率20 MHz时,在不同输入频率下,使用栅压自举开关进行采样保持的ENOB仿真结果如图7所示,ENOB均高于11 bit。

      图  7  ENOB仿真结果

    • 比较器是ADC中主要的功耗和噪声来源,为了降低ADC的整体功耗,本设计中比较器采用动态预放大器与动态latch级联的double-tail结构[5],该结构由时钟驱动,没有静态功耗,同时适用于较低的电源电压,可以推广应用到更低的工艺尺寸中。动态比较器的电路图如图8所示[5],其中M0-4构成第一级预放大级,M5-11构成第二级latch级。

      图  8  动态比较器电路

      当CLK为0时,动态比较器进入复位阶段,将节点VMN、VMP处的寄生电容预充到VDD,并将VOP、VON节点上的电压复位到0,等待下一次比较。当CLK变为1时,动态比较器进入比较阶段。第一级将输入差分小信号电压VIP-VIN积分到VMP、VMN处的寄生电容上。同时第二级电路给VOP、VON节点充电,当电平超过M8、M9管的阈值电压时,latch启动,根据VMP、VMN处电位不同,正反馈产生不同的结果。当比较完成后,latch完全关断,预放大器也没有电源到地的通路,所以没有静态功耗。

      由于比较器第一级的噪声会被第二级放大,所以比较器的等效输入噪声主要由第一级决定。在比较阶段,M2、M3管关闭,第一级实际上依靠VMP、VMN节点寄生电容上储存的电荷工作,相当于一个Gm-C积分器,MOS的噪声电流被积分到VMP、VMN节点寄生电容上,假设输入差分对管跨导Gm不随时间改变,则M1、M2管在VMP、VMN节点产生的噪声均方电压由公式(4)给出[6]

      $$ \langle {v}_{c}^{2}\rangle =\frac{{S}_{\text{in }}}{2}{\displaystyle {\int }_{0}^{{T}_{s}}{\left(\frac{1}{{C}_{c}}\right)}^{2}} \text{d}t=\frac{{S}_{\text{in }}}{2}\cdot \frac{{T}_{s}}{{C}_{c}^{2}} $$ (4)

      式中,Sin是输入差分对的噪声电流功率密度;Ts是第一级预放大的时间;Cc是VMP、VMN节点寄生电容。从式(4)中可以看到,噪声均方电压随时间线性增加,但考虑到有效信号电压也随时间线性增加,所以信噪比随时间线性减小。设计时可以通过增加第一级预放大的时间或增加寄生电容Cc的值来降低噪声。需要注意的是噪声的降低是以牺牲比较器速度为代价的。通过仿真,本设计中动态比较器的等效输入RMS噪声为250 uV<1/8 LSB。

    • 本设计使用门控环形振荡器[7]产生高频的时钟,门控环形振荡器的结构如图9所示[2]。该环形振荡器由比较器、两个反相器、三输入与非门,以及两个不同长度的门控反相器链构成。门控环形振荡器的振荡周期T=2×ΣTp(Tp为环路中各模块的传输延迟)[8],该时间受芯片的制造工艺偏差以及温度的影响较大,为了使ADC在各个工艺角及温度下正常工作,可以通过选择不同的反相器链通路来调节环振的振荡周期。门控环形振荡器的工作时序如图10所示。其中Tp1为与非门传输延迟,Tp2为反相器链传输延迟,Tp3为比较器传输延迟,Tp4为反相器传输延迟。

      图  9  门控环形振荡器

      图  10  门控环形振荡器工作时序

    • SAR逻辑主要由触发器链构成,通过触发器的级联来实现各个比特位开关的依次使能。为了提高速度,降低功耗,触发器使用TSPC(True Single Phase Clock)动态逻辑电路[9]实现。当RST为0时,输出立即复位为0;当RST由0变为1时,输出在时钟下降沿到来时变为1。TSPC触发器电路图如图11所示[10]

      图  11  TSPC触发器

      SAR逻辑触发器级联后通过ADC内部生成的异步时钟驱动,每级将输入的使能信号上升沿延迟一个时钟周期得到一系列控制信号Si(i=1,2,···10),相邻的两个控制信号通过非门和与门可以得到长度为一个时钟周期的窗口使能信号SCi(i=1,2,···10),该信号作为各比特位的使能信号。SAR逻辑电路如图12所示。其工作时序如图13所示。

      图  12  SAR逻辑电路

      图  13  SAR逻辑工作时序

    • 该ADC由1P6M 180 nm CMOS工艺制造,芯片的单通道版图如图14所示。芯片核心尺寸为300 um×300 um,易于多通道集成。芯片已提交流片。

      图  14  ADC版图

      为了验证ADC的功能及性能,我们在几种不同的工艺角、温度、电源电压以及不同的环振配置下进行了仿真,并测试了该ADC的动态性能。测试的输入信号为1.836 MHz的差分正弦输入,采样时钟为20 MHz的方波,满足非相干采样,时钟信号的上升和下降时间均为6 ns。ADC芯片的输出数据通过FFT变换得到输出频谱,再通过频谱分析得到信噪比SNR、信纳比SINAD、总谐波失真THD和有效位数ENOB。前仿真典型工作状态下频谱如图15所示。

      图  15  ADC输出功率谱

    • 本文针对GEM-TPC气体探测器前端数字化读出芯片的需求研制了一款10 bit、20 MSPS的ADC芯片,完成了电路图和版图的设计。前后仿真结果表明ADC在各个工作角下工作正常;前仿真结果显示在常温和典型工艺角下ADC的SINAD为53.62 dB,SNR为53.91 dB,ENOB为8.61 bits,THD为−62.19 dB;基本达到设计指标。下一步将进行第二版的ADC设计,在新的设计中进一步优化ADC的性能,并加入电容失配校准,以提高ENOB。

参考文献 (15)

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