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随着新能源汽车、人工智能、量子计算、5G/6G、低轨卫星等新兴科技的飞速发展，人类活动和社会经济发展对能源的需求大幅增加，电能作为基础核心能源，对其高质量、高效率地利用是推动“新一轮工业革命”的关键。功率半导体芯片是“电力+算力”协同融合与应用的基础核心装置，是提高电能使用效率、促进上述新兴产业发展与突破的关键。然而，目前应用最广泛的硅基功率半导体芯片由于材料物理限制，已经很难满足日益增加的“电力+算力”需求。第三代半导体氮化镓（GaN）凭借其宽禁带（3.4 eV）[1]、高临界击穿电场、高电子饱和速度等材料优越性能，正逐渐成为功率半导体领域的主流材料。同时，铝镓氮（AlGaN）和氮化镓所形成的异质结由于极化不连续性可以在异质结界面形成量子阱，并在量子阱中极化诱导出具有高迁移率、高浓度的二维电子气（2DEG）[2]。因此，基于AlGaN/GaN异质结的高电子迁移率晶体管(HEMTs)使氮化镓器件在高频、高效、高功率密度的功率转换系统中具有巨大潜力[3]。此外，氮化镓HEMTs在高温应用下的稳定性和抗辐照能力使其在航空航天等极端环境中也有着很好的应用前景[4]。
电力电子应用中，提高系统工作频率是提高系统功率密度的主要方法，因为高频应用可降低电容、电感和变压器等无源器件的体积[5]。然而，基于分立GaN功率器件的电力电子系统，器件之间互联寄生效应是限制系统高频工作性能的主要瓶颈[6-7]。为了充分发挥氮化镓器件高速开关的性能优势，能够最大限度减少寄生电感、降低系统开关损耗、提高整个系统的效率、稳健性、工作频率的全氮化镓单片功率集成技术需要被重点关注，该技术是发展高效、高功率和小型化功率变换系统的最佳技术方案之一[8-9]。
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横向结构的氮化镓HEMTs器件对实现高集成密度的功率集成电路（IC）有着固有优势。图1展示了当前业界商业成熟度最高、基于p-GaN/AlGaN/GaN -on-Si外延结构的增强型p-GaN栅HEMT单片功率集成外延结构，在该外延结构上可以实现氮化镓功率IC中许多所需的基本组件[5]。p-GaN栅中的p型重掺杂和p-GaN/AlGaN异质结界面极化感生的二维空穴气（2DHG）能够耗尽下方2DEG，进而实现增强型N沟道器件。其中，高压端的增强型p-GaN栅功率HEMTs在长栅漏距离的帮助下可以实现较高击穿电压，并应用于功率IC中，且额定电压从100 V以下到650 V的增强型p-GaN栅功率HEMTs已经商业化[10]。然而，p-GaN栅功率HEMTs不仅极容易在栅极电压振荡时发生误导通现象[5]，还具有较窄的栅极驱动电压容限，最大栅极偏置为6～7 V[11-12]。因此，栅极驱动回路中的过冲电压会对栅极可靠性构成严重影响。另外，氮化镓基功率器件在高频率工作时，驱动回路中的寄生电感会导致器件栅极电压更容易振荡，从而加剧了误导通现象降低栅极可靠性[5]。因此，利用图1所示低压端氮化镓基组件构成栅极驱动器，并与高压p-GaN栅功率HEMTs在同一外延结构上进行单片集成可以最小化驱动回路的寄生电感，从而抑制栅极电压振荡、避免误导通和栅极过冲电压。此外，低压氮化镓基组件还能被单片集成具有控制、检测、保护和传感等功能模块，进而被应用于功率IC中[9]。
图 1 基于p-GaN栅GaN HEMTs的单片功率集成方案[5]
图2展示了一种具有电荷泵组件的栅极驱动电路[5]，由于缺乏高性能的增强型p沟道器件，电路中反相器由低压增强型n沟道场效应晶体管（n-FETs）和耗尽型n-FETs单片集成的DCFL（直接耦合场效应晶体管逻辑）构成。然而，如图3所示，增强型p-FETs与增强型n-FETs单片集成的互补金属氧化物半导体（CMOS）在集成电路中所展现的互补逻辑（CL）相比于DCFL，可以很好地抑制系统的静态功耗，提升能源效率[5]。此外，高电平侧开关使用高性能的氮化镓基p-FETs能够提升系统开关速度（避免电平转换器中共模瞬态抗扰度（CMTI）问题的限制），从而实现更高效和更高功率密度的功率转换[13]。
然而，在目前商用增强型p-GaN栅功率HEMTs单片集成外延结构中，2DHG沟道在p型重掺杂p-GaN层中，杂质散射会增加p-FETs导通电阻、限制CMOS电压增益与开关速率[14]。同时，由于p型掺杂有效激活率低（1%～2%）和常温下2DHG迁移率低（10～20 cm2/V·s）[15]，严重限制了增强型p-FETs导通电流密度的大小，并远低于同一外延上的增强型n-FETs电流大小，使p-FETs需采用较大尺寸来克服电流失配，从而导致面积效率和开关速度下降[8]。此外，氮化镓基外延结构生长时会引入背景陷阱、界面缺陷和热导率降低等问题，导致氮化镓功率器件性能面临如高泄漏电流、2DEG迁移率降低、器件可靠性差和输出功率密度低的瓶颈[4]。
因此，全氮化镓单片功率集成外延结构设计下一阶段的研究重点应是：1）无裂纹、抑制陷阱效应和增强沟道载流子约束能力的高质量外延结构；2）良好热管理能力应用于“算力+应力”不断上升的功率IC；3） 同时包含p/n沟道，且兼容性高，单片集成时不需要二次外延技术；4）能实现对p-/n-FETs性能的同时提升。
图 2 栅极驱动电路结构图
图 3 DCFL和CL反相器电路与功耗比较
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在功率器件中，无掺杂氮化镓缓冲层会存在背景N型导电杂质，会在高压下诱发电流寄生泄漏路径，增加关断状态下的漏电。通过掺杂如碳原子的受主杂质来降低缓冲层背景施主杂质，从而实现高阻缓冲层和低漏电，但这种方法会产生严重的电流崩塌现象[16]。为了提升沟道对载流子的约束，同时抑制陷阱影响，缓冲层掺杂技术可以结合使用AlGaN背势垒层技术[17]或由AlN/GaN对组成的超晶格（通过交替堆叠高晶体质量的宽带隙半导体薄层，如AlGaN, AlN或GaN)[18]，可以将内应力积累影响降到最低，从而产生具有低陷阱效应影响的高绝缘缓冲层[18]。
使用超宽带隙的铝氮（AlN, 6.2 eV）作为氮化镓基器件缓冲层，不仅可以产生极大的能带偏置将2DEG传输路径限制在氮化镓沟道层中，进而在功率器件中实现极低的关态漏电，还可以利用由超宽带隙带来的大临界击穿电场提升击穿电压[19]，铝氮的高热导率也能有助于提升功率器件热耗散能力，从而增加相应IC的输出功率密度[20]。图4展示了文献[20]提出的一种基于铝氮缓冲层的单片功率外延结构，该结构可以最大化p/n双极载流子浓度和缩短外延结构厚度，在促进高输出功率密度、高转换频率和高效率毫米波通信与高功率逻辑应用的发展中展示出巨大潜力。然而，该单片集成外延结构由于高浓度的p/n双极载流子难以实现增强型器件，再加上其中所包含的二次外延技术会增加制备成本，尚处于理论阶段。
图 4 基于铝氮缓冲层的单片集成外延结构
图5展示了一种基于蓝宝石衬底的100 nm超薄铝镓氮/铝氮缓冲层高质量外延技术[21]。该外延结构不仅能限制陷阱在外延生长中从衬底扩散进2DEG沟道中，还能实现高达
2300 V的击穿电压以及抑制衬底偏置和串扰效应的影响[20]。此外，该基于蓝宝石衬底的超薄缓冲层外延技术适用于不同的上层氮化镓异质结结构，可以在未来与不同上层异质结结构优化技术结合推进氮化镓基功率IC进一步发展。
图 5 基于蓝宝石衬底和超薄缓冲层技术的单片功率集成外延结构
为了充分利用超宽带隙材料大临界电场、高导热率的优越性能，进一步提升功率HEMTs在高功率射频和毫米波应用中的性能，2021年法国里尔大学利用50%高Al组分的铝镓氮通道层来代替传统氮化镓通道层，使基于AlN/AlGaN/AlN的功率HEMTs具有超过4 kV击穿电压[22]，如图6所示。虽然该外延结构中产生了2×1013 cm−2的2DEG浓度，相应电子迁移率由于铝合金散射效应增加而大幅度降低为 150 cm2/V·s。同时，在高Al组分的铝镓氮表面很难形成良好的欧姆接触，这将导致较大的接触电阻和导通电流密度显著降低[22]。
图 6 AlN/AlGaN/AlN HEMTs外延结构示意图
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如前文所述，常温下由于低空穴迁移率对氮化镓p-FETs导通性能的限制，氮化镓基CMOS技术还不成熟，同时，氮化镓DCFL反相器能耗较大。因此文献[23]提出了一种基于硅基CMOS反相器与氮化镓基功率器件的单片异质集成技术，如图7所示。该技术下硅基CMOS反相器展现了较高的噪声容限和电压增益，氮化镓基增强型HEMTs也有着1.45 GW/cm2优异的功率品质因素[23]，在高频功率集成IC应用中有着很好的发展前景。
图 7 基于硅基CMOS和氮化镓基功率HEMTs的单片异质外延集成示意图
图8展示了通过层转移流程实现氮化镓基功率器件与硅基CMOS在300 mm晶圆上的大规模3D堆叠集成技术[24]。该技术中氮化镓和硅基CMOS有着同样的后端互连堆栈，结合背面供电技术，可实现堆叠晶体管的高密度集成和尺寸微缩[24]。
图 8 氮化镓功率器件与硅基CMOS单片集成结构示意图
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除去前文所述基于p-GaN/AlGaN/GaN的商用单片功率集成外延结构具有p/n双极载流子沟道，并能单片集成CMOS反相器外[8, 14]，文献[25]基于同时包含2DEG、2DHG沟道的GaN/AlInGaN/GaN基外延结构单片集成了CMOS反相器。然而该CMOS器件漏电严重，逻辑电路中容易发生误翻现象。文献[26]利用二次外延技术在AlGaN/GaN外延上生长出基于p-GaN/u-GaN/AlGaN异质结的p-FETs器件，并单片集成CMOS。但2DEG迁移率只有300 cm2/V·s，且存在增强型阈值电压趋近于0。p-FETs导通电阻大等问题，导致CMOS器件噪声容限差，上升时间大，且二次外延技术大幅度增加了制备的成本和复杂性。
图9展示了基于p-GaN/u-GaN/AlGaN/GaN外延结构，在无二次外延技术下单片集成的CMOS反相器[27]。在p-GaN与AlGaN势垒层之间额外生长一层无掺杂的u-GaN通道层并使2DHG诱导于其中，可以避免2DHG受重掺杂的杂质散射的影响，进而有望实现对p-FETs导通电流密度和CMOS电压增益的提升。然而额外的u-GaN层增加了p-GaN栅到2DEG沟道的距离，导致增强型p-GaN栅n-FETs栅控能力降低、阈值电压负偏移以及CMOS噪声容限降低和静态功耗增加。如图10所示，文献[28]在u-GaN通道层和AlGaN垒势层之间再额外插入了一层1.5 nm的AlN来增加2DHG浓度，同时结合20 nm鳍宽的自对准鳍栅技术，实现了导通电流密度高达300 mA/mm的耗尽型p-FETs器件，使在该同一外延结构下n-FETs与p-FETs导通电流比大幅度降低为1.75。
图 9 基于p-GaN/u-GaN/AlGaN/GaN外延结构的单片集成CMOS
图 10 基于p-GaN/u-GaN/AlN/AlGaN/GaN的单片集成外延结构
文献[29-30]基于p-GaN/u-GaN/AlGaN/GaN外延结构设计了一种新型具有对称渐变Al组分的复合AlGaN势垒层，如图11所示。该外延结构利用渐变Al组分感生出3维空穴/电子气（3DHG/3DEG）实现对P/N双极载流子浓度与空间分布的提升，实现了增强型p-/n-FETs导通电流密度的同时提升。此外，相比于传统固定Al组分的AlGaN势垒层，该新型复合AlGaN势垒层还能实现n-FETs器件阈值电压正偏移，并提升功率器件的击穿特性[29-30]。然而，对称渐变AlGaN势垒层在实际生长中稳定性与质量的控制尚不成熟，且还会增加一定的生长技术成本。
图 11 基于对称梯度渐变Al组分AlGaN势垒层的单片功率集成外延结构
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图12所示无金工艺的氮化镓外延结构和组件[31]，实现了具有高集成度，并单片集成了栅极驱动器、PWN信号发生器、脉宽调制反馈控制器和过流保护电路多个功能模块的全氮化镓基直流降压转换器IC[31]，如图13所示。为全氮化镓功率IC的发展起到了重要的推进作用。
图 12 无金工艺下氮化镓功率集成外延结构示意图[31]
图 13 全GaN单片功率集成的DC-DC降压变换器IC的模块分布示意图
文献[32]提出了一种与沟槽隔离工艺高度兼容的新型倒置电场去耦（IED）技术，以抑制在高集成密度和高频应用下全氮化镓单片功率集成IC中横向串扰问题，如图14所示。
文献[33]基于商用增强型p-GaN栅功率HEMTs外延结构，提出了一种具有低功耗和提升上拉能力（LPEP）技术的全氮化镓单片集成驱动器，以实现驱动器中反相器充电路径和漏电路径之间的去耦，同时还利用检测HEMTs实现了可靠和快速的短路保护。相关电路示意图如图15所示。
图 14 基于IED技术的全GaN单片功率集成IC示意图
图 15 基于低功耗和增强上拉能力的全GaN单片集成驱动器电路示意图
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对于单片集成的逻辑控制部分，CMOS互补逻辑电路具有低静态功耗、高噪声容限和高开关速度的优点，在电路拓扑结构的设计上也更加灵活。但对于GaN而言，受限于其材料与结构特点，难以实现高性能的p沟道GaN晶体管（GaN p-MISFET）。主要原因如下。
1）GaN材料中的受主杂质（Mg、Zn等）的能级位置都相对较深，目前最常用的Mg杂质的能级约为170 meV，在室温下的有效电离率约为1%，且GaN材料生长过程中容易产生施主型n空位形成自补偿。目前p-GaN的有效空穴浓度并不高（1017～1018 cm−3），导致有源区方块电阻较大，较低的有效空穴浓度也不利于形成低电阻欧姆接触。
2）GaN材料中空穴有效质量较大[34]和低能声子散射较强[35]，导致GaN材料中空穴本征迁移率非常低（平均10 cm−2/V·s）。迄今为止，国内外实验报道p沟道有效空穴迁移率基本都小于20 cm−2/V·s，进一步降低了GaN p-MISFET的导通电流密度。
3）目前主要通过凹槽栅技术制备增强型GaN p-MISFET。然而，凹槽栅刻蚀引入的晶格损伤将进一步降低沟道空穴迁移率，极大地限制了器件的电流能力，MIS栅结构复杂的界面态构成还导致了栅控能力差与阈值回滞大等问题。
基于以上原因，目前报道的GaN p-MISFET电流能力（<10 mA/mm）远远小于主流GaN n-HEMT的电流能力（>200 mA/mm），造成了CMOS逻辑电路设计存在严重的电流失配问题，使得GaN p-MISFET面积设计值常超出n-HMET面积的10倍以上[14]。但从长远来看，发展GaN p-MISFET对于实现高性能、高集成度的GaN单片集具有十分重要的意义，因此近年来GaN p-MISFET成为研究热点之一，许多代表性工作报道对上述瓶颈问题提出了针对性解决方案。
文献[36]提出基于p-GaN/u-GaN/AlGaN/GaN异质结结构实现高浓度的2DHG沟道，并通过实验测得2DHG浓度为1.1×1013 cm−2，成为首次实验报道的空穴浓度超过1013 cm−2的p型沟道，且得益于u-GaN层较低的杂质散射，空穴迁移率也达到16 cm−2/V·s。如图16所示，文献[37]基于以上异质结结构进一步报道了p/n沟道集成的实验工作，成功实现了CMOS反相器功能，其中GaN p-MISFET阈值电压为−2.7 V，n-HEMT阈值电压为+6.7 V（凹槽栅），但受限于较高的欧姆接触电阻（6×10−2 Ω·cm2），GaN p-MISFET的最大电流密度仅为0.01 mA/mm。文献[38]基于p-GaN/u-GaN/AlGaN/GaN异质结结构实现了p/n沟道集成，实现了8×1012 cm−2的2DHG浓度与11 cm−2/V·s的空穴迁移率，同时利用高浓度Mg掺杂的p++型帽层（Mg: 6×1019 cm−3）实现了较低的接触电阻（90 Ω·mm），基于图17自对准工艺的引入实现栅槽刻蚀则大大缩短了沟道长度（100 nm），最终GaN p-MISFET的最大电流密度达5 mA/mm（@VDS=−5 V, VGS=−7 V）。上述基于p-GaN/u-GaN/AlGaN/GaN异质结结构实现的工作报道虽然能够实现不错的p沟道器件性能，但由于u-GaN插入层的存在，不能很好地兼容目前主流的增强型p-GaN n-HEMT。
图 16 基于p-GaN/u-GaN/AlGaN/GaN实现的GaN p-MISFET
图 17 基于p-GaN/u-GaN/AlGaN/GaN实现的具有自对准栅极结构的GaN p-MISFET
为了能够完全兼容目前主流的商用增强型p-GaN栅功率n-HEMT器件结构，可选择直接在p-GaN/AlGaN/GaN或类似外延结构（含AlN插入层）上实现GaN p-MISFET。图18展示了在p-GaN/AlGaN/GaN外延结构上实现了反相器、锁存器、环路振荡器等基本的CMOS逻辑单元[39, 8]，所有功能验证实现证明了p-GaN /AlGaN/GaN异质结结构在p/n沟道集成兼容性方面的优势。文献[40-41]改进了原结构中因Al2O3栅介质中界面态导致的阈值电压回滞问题，利用热氧化形成原位GaON与淀积SiN组成叠层栅介质，进一步提高了GaN p-MISFET的阈值电压稳定性。图19展示了一种具有高空穴迁移率的增强型GaN p-MISFET，采用LPCVD-SiNx作为凹槽栅介质，通过控制介质层Si/N比，对P型沟道空穴迁移率进行调制。基于该方法，所研制的具有高Si组分LPCVD -SiNx栅介质的增强型GaN p-MISFET沟道空穴有效迁移率达到了19.4 cm2/V∙s，是目前基于p-GaN /AlGaN/GaN外延结构所报道的最高沟道空穴迁移率水平[42]。图20展示了基于p-GaN/AlGaN/GaN外延实现的p沟道GaN FinFET器件，其在p沟道界面插入了1.5 nm的AlN插入层增强极化，实现了2.2×1014 cm−2的高浓度二维空穴气，并通过鳍栅结构耗尽p沟道实现增强型，获得了−2.2 V的阈值电压与18.5 mA/mm的最大电流密度[43]。文献[44]同样报道了基于具有AlN极化增强层的平面型GaN p-MISFET，并采用两级栅槽结构提升了器件的关态击穿电压。基于图21，文献[45]在相同的外延结构上采用PEALD-AlN栅介质插入层，相比常规的PECVD-SiNx栅介质器件，阈值电压从−0.5 V提升到−2.9 V，阈值回滞从1 V降低到0.4 V。文献[46]提出了一种具有背栅控制与空穴注入效应的GaN p-MISFET，如图22所示，其利用p-GaN /AlGaN/GaN外延（带AlN插入层）的寄生2DEG沟道作为天然背栅，避免了MIS栅界面态对器件栅控能力的影响，理论上能够实现接近60 mV/dec的极低亚阈值斜率，其空穴注入效应也能够补充p沟道载流子，将最大导通电流密度从2.1 mA/mm提升至9.1 mA/mm。
图 18 基于p-GaN/AlGaN/GaN实现的p/n沟道集成的CL反相器
图 19 采用富硅LPCVD-SiNx作栅介质的具有高空穴迁移率GaN p-MISFET
图 20 基于具有AlN极化增强层p-GaN/AlGaN/GaN实现的p沟道GaN FinFET
图 21 具有PEALD-AlN栅介质插入层的GaN p-MISFET
关键工艺方面，p型欧姆接触与凹槽栅界面处理是提升GaN p-MISFET电流能力与栅控能力的关键，近年来也有许多报道就此提出了新的工艺方法。
图 22 具有背栅控制与空穴注入效应的GaN p-MISFET
关于p型欧姆接触，表面p-GaN层的有效空穴浓度与非理想势垒层是重要影响要素。基于图23，文献[47]提出利用p-InGaN实现p型欧姆，利用InGaN中Mg的低激活能进一步提高接触区域的空穴浓度，实现了4.6 Ω·mm的低接触电阻。文献[48]通过在p-GaN表面后生长Mg金属进行扩散的方式使表面Mg浓度超过1021 cm3，实现了0.5×10−4～2.6×10−4 Ω·cm2的极低接触电阻，如图24所示。文献[49]提出利用Ni/Ag作为p型欧姆金属，通过降低肖特基势垒实现了27.44 Ω·mm的低接触电阻，如图25所示。
关于凹槽栅界面处理，可以分为两类技术路线。
图 23 利用InGaN做接触层实现低接触电阻p型欧姆
图 24 利用后生长Mg金属扩散实现低接触电阻p型欧姆和不同温度退火后的TLM曲线对比
第一类是通过等离子体对凹槽栅界面进行钝化处理，减小界面附近Mg杂质的电离，从而降低器件增强型实现对于栅槽刻蚀深度的依赖，降低刻蚀损伤对沟道影响的依赖。文献[50]基于p-GaN/AlGaN/GaN异质结外延实现了增强型GaN p-MISFET，提出利用O等离子体处理技术钝化栅下区域的Mg杂质，在栅下残余p-GaN厚度达31 nm时实现了−1.7 V的阈值电压，电流开关比达到了107量级，最大电流密度达6.1 mA/mm，如图26所示。根据图27，文献[51]基于p-GaN/AlGaN/GaN异质结外延实现了增强型GaN p-MISFET，利用H等离子体处理可以在不进行凹槽栅刻蚀的情况下实现增强型，电流开关比达108量级，亚阈值斜率SS达123 mV/dec，但器件最大电流密度仅0.2 mA/mm。相比之下，目前其他工作报道想要在p-GaN/AlGaN/GaN或类似外延结构上实现增强型普遍需要将栅极区域的p-GaN层刻蚀到剩余15 nm以下。第二类是通过湿法处理去除刻蚀后栅槽p-GaN界面的刻蚀残留物或自然氧化层，减小栅介质沉积之后MIS界面的界面态影响，从而提高器件的栅控能力，降低器件的阈值回滞。目前报道的湿法处理包括HCl溶液[52]与NMP溶液[53]，都能提高凹槽栅GaN p-MISFET器件的栅极控制能力。
图 25 利用后生长Mg金属扩散实现低接触电阻p型欧姆
上述工作报道均是基于p-GaN/AlGaN/GaN或类似外延结构上实现的GaN p-MISFET，该外延结构由于在势垒层上下界面同时存在二维空穴气与二维电子气，在实现p/n沟道单片集成方面具有天然优势。实际上，近年来也有许多团队从具备更高电流能力的新型外延结构出发，研制出了具有更强电学性能的GaN p-MISFET。图28中，文献[54]基于p-GaN/u-GaN/AlN异质结结构实现了增强型GaN p-MISFET，得益于GaN/AlN提供的强极化作用，2DHG浓度高达5.3×1013 cm−2，最大电流密度约10 mA/mm。文献[15]通过对比实验进一步证实了上述报道中的高浓度空穴来源于极化作用产生的2DHG，而非Mg杂质电离，且通过极化作用产生的2DHG理想迁移率（约25 cm−2/V·s）高于Mg掺杂产生空穴的理想迁移率（约20 cm−2/V·s）。文献[55]提出利用p-GaN/p-AlGaN多沟道异质结提升最大电流密度，通过MOCVD生长的GaN/AlGaN叠层结构形成多层2DHG沟道，使最大电流密度达到110 mA/mm，但由于欧姆接触的形成依赖高浓度Mg掺杂产生隧穿，因此该结构极难实现增强型，即使鳍栅宽度减小至50 nm，仍难以实现增强型的器件（VTH=7.3 V）。文献[56]在上述器件结构的基础上使用再生长的p-GaN形成欧姆接触，以此降低了对GaN/AlGaN叠层中Mg掺杂浓度的需求，成功实现了最大电流为65 mA/mm、阈值电压为−0.6 V的增强型GaN p-MISFET，如图29所示。虽然以上工作实现了更大的p沟道导通电流密度，但要真运用于p/n沟道单片集成技术，则在制造成本与性能匹配方面面临着更大的挑战。
图 26 基于O等离子体处理实现的增强型GaN p-MISFET
图 27 基于H等离子体处理的免刻蚀增强型GaN p-MISFET
图 28 基于p-GaN/i-GaN/AlN实现的GaN p-MISFET
图 29 基p于-GaN/p-AlGaN叠层实现的p沟道GaN FinFET
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本文详细介绍了全氮化镓单片功率集成外延结构下在功率器件性能提升、p/n双沟道异质结外延结构、单片异质集成技术、全氮化镓集成技术与电路和p沟道器件目前面临的瓶颈与性能提升技术。虽然全氮化镓单片功率集成技术还不够成熟，但仍在下一代高频、高效、高功率密度的电力电子领域展示出了巨大潜力。未来发展方向应是在提升外延结构生长质量的前提下，优化与增加氮化镓基功率IC在高压高频下的性能与可靠性，以及开发在航空航天等恶劣环境下的应用与可靠性加固技术。大幅度提升p-FETs器件性能，减小p-/n-FETs电流失配度和提升性能兼容性，并将高性能CMOS逻辑电路引入全氮化镓单片集成IC中，是全氮化镓集成技术重要挑战和必经之路。同时，晶体管3D堆叠技术和背面导电技术也会在全氮化镓集成IC技术变革中起到重要的作用。
GaN-Based Single-Chip Power Integration Technology
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摘要: 宽禁带、高临界击穿电场和高饱和电子速度的材料优越性，以及铝镓氮/氮化镓（AlGaN/GaN）异质结能通过极化不连续性在其界面极化诱导出具有高浓度、高迁移率的二维电子气并制备出高电子迁移率晶体管，使氮化镓器件正成为下一代功率和射频应用领域的新型高性能电子器件。氮化镓基单片功率集成技术是减小寄生电感影响、提升集成电路开关速度、降低系统功耗和实现系统小型化的关键技术。该文围绕氮化镓单片功率集成技术，对p/n双极性沟道异质结外延结构、单片异质集成、全氮化镓集成电路和p沟道器件关键技术的研究进展进行了全面分析。Abstract: The superior material properties with wide bandgap, large critical electric field, and high saturated electron velocity, in combination with the high density and high mobility two-dimensional electron gas induced at the AlGaN/GaN heterojunction by polarization discontinuity, and thus the related high electron mobility transistors, make GaN devices become new high performance electronic devices for next-generation power and RF applications. The demand for GaN-based power devices with excellent performance in emerging technology such as electric vehicles and AI is rapidly increasing. GaN single-chip power integration technology is the key approach to reduce the influence of parasitic inductance, improve the switching speed of IC, cut down the power consumption and realize the miniaturization for the whole system. Based on GaN single-chip power integration technology, this review paper presents a comprehensive and global overview for the research progress of the reported double-heterojunction based epitaxial structure with p-/n-channels, monolithic heterogeneous integration, All-GaN integrated circuits, and the core technology of p-channel devices.
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Key words:
- GaN /
- heterojunction /
- 2DEG /
- HEMTs /
- GaN single-chip power integration /
- p-channel
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