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随着集成电路进入纳米时代，电路的可靠性问题越来越严重。目前，软错误已经成为影响集成电路可靠性的主要问题，其中由高能粒子诱发的单粒子翻转(single event upset,SEU)是存储元件中软错误的主要来源[1-2]。因此在纳米工艺下，SEU的加固设计对于提高电路的可靠性具有重要的意义。
由于集成电路特征尺寸的不断缩减，电源电压的不断下降，电路节点的关键电荷不断减少。相关研究表明，随着集成电路的特征尺寸进入90 nm后，电荷共享导致的多节点翻转已经成为一个问题[3]。电荷共享是单个高能粒子轰击硅材料，产生的电荷被多个敏感节点收集的一种辐射效应。国内外学者对电荷共享和多节点翻转进行了大量的研究，文献[4]对SEU加固单元的多节点翻转进行了3D器件模拟研究。文献[5]研究了电荷共享对于软错误率的影响。文献[6]指出单粒子多节点翻转所诱发的软错误愈发严重。单粒子多节点翻转给加固锁存器设计提出了更高的要求。目前大多数SEU加固锁存器设计[7-10]都是针对单粒子单节点翻转的防护，没有防护单粒子多节点翻转的能力。单粒子多节点翻转已经成为纳米工艺下抗辐照芯片的主要挑战。
针对单粒子多节点翻转问题，文献[11]提出了基于版图的加固技术。该技术通过在版图上采取分离敏感节点等方法，以降低电荷共享导致的多节点翻转的概率。但是该技术的加固性能有限，同时也很难有效地应用于大规模集成电路的自动化设计。区别于版图加固技术，文献[12]提出了一种基于DICE[7]单元的SRAM结构。文献[13]提出了一种将DICE单元与级连电压开关逻辑 (cascode voltage switch logic,CVSL)逻辑门相结合的锁存器设计，但是该锁存器的面积和功耗开销非常大，在实际应用中价值不大。文献[14]提出一种基于DICE单元和隔离思想的锁存器设计，但是该锁存器只能对部分单粒子多节点翻转实现容错。
本文针对单粒子多节点翻转问题，以及现有方案的一些不足，提出了一种新颖的加固锁存器设计。该锁存器使用代码字状态保存单元(code word state preserving,CWSP) [15]构成三模互锁结构，并在锁存器末端使用一个CWSP单元实现对单粒子多节点翻转的容错。该锁存器不仅具有单粒子单节点翻转的容错能力，而且具有单粒子多节点翻转的容错能力。使用HSPICE工具对该锁存器进行了广泛的SEU故障注入实验，实验结果表明，该锁存器能够很好地容忍单粒子多节点翻转。
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目前，CWSP单元广泛的应用于加固锁存器设计。CWSP单元通过对逻辑门的输入进行复制，以实现对瞬态脉冲的过滤。图 1所示为反相器的两种CWSP单元及其对应的真值表。由图 1中的真值表可知，当CWSP单元的输入相同时，其实现的是反相器的功能；当CWSP单元的输入不同，其输出状态保持不变，实现对瞬态脉冲的过滤。
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图 1 反相器的CWSP单元
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图 2所示为三模冗余(triple modular redundancy,TMR)锁存器的电路结构。该锁存器由3个同构的静态锁存器和1个表决器电路组成。粒子轰击诱发的单粒子翻转，会被表决器电路屏蔽。如果单粒子多节点翻转导致其中两个静态锁存器的存储状态同时发生改变，则表决器电路无法屏蔽错误。由于使用了三模冗余和表决器电路，该锁存器的面积开销和功耗开销非常大。
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图 2 TMR锁存器
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文献[8]提出了FERST锁存器，锁存器的电路结构如图 3所示。该锁存器使用3个CWSP单元来实现SEU的容错。单粒子翻转会导致CWSP单元的两个输入不同，输出节点Q的逻辑状态会保持不变，错误被屏蔽。如果4个节点对(N1、N2)，(N3、N4)，(N1、N4)，(N2、N3)中的任何一个节点对翻转，该锁存器都无法屏蔽错误。
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图 3 FERST锁存器
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文献[16]提出了DNCS-SEU锁存器，锁存器的电路结构如图 4所示。该锁存器由两个DICE单元和一个CWSP单元构成。该结构利用DICE单元对单粒子翻转的自恢复能力和CWSP单元的过滤功能，实现对单粒子多节点翻转的容错。由于DICE单元的自恢复需要一定的时间，所以在部分单粒子多节点翻转的情况下，该锁存器的输出会出现一个短暂的错误脉冲。同时由于该锁存器使用了两个DICE单元，其功耗开销很大。
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图 4 DNCS-SEU锁存器
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针对单粒子多节点翻转问题，本文提出了一种新颖的加固锁存器设计。锁存器的电路结构如图 5所示。其中D为输入信号，out为输出信号，CLK和CLKB为系统时钟。该结构包括3个传输门(TG1、TG2、TG3)，3个弱反相器(I1、I2、I3)，4个CWSP单元(CE1、CE2、CE3、CE4)。
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图 5 本文的加固锁存器
当CLK=1、CLKB=0，锁存器处于透明期，传输门TG1、TG2、TG3全部打开，输入信号D通过单元CE1、CE2、CE3、CE4到达输出端。当CLK=0、CLKB=1，锁存器进入锁存期，传输门TG1、TG2、TG3全部关闭，由CWSP单元和弱反相器构成的反馈环用于保持电路的逻辑状态。
该锁存器使用具有过滤功能的CWSP单元构成三模互锁结构，并在锁存器末端使用CWSP单元实现对单粒子多节点翻转的容错。锁存器中对SEU敏感的节点有a1、a2、a3、b1、b2、b3以及out。根据这些敏感节点位置的不同，可以将它们分为3类：1) 即第一类节点ai，包括a1、a2、a3；2) 第二类节点bi，包括b1、b2、b3；3) 第三类节点out。下面对具体的瞬态故障进行分析：
1) 单粒子单节点翻转
如果单粒子翻转发生在节点ai上，由于CE1、CE2、CE3的过滤功能，节点bi的逻辑值保持不变，从而输出out保持不变。如果单粒子翻转发生在节点bi上，由于CE4的过滤功能，输出out保持不变。如果单粒子翻转发生在输出节点out上，CE4会很快恢复输出节点out到正确的逻辑状态。由上述分析可知，该锁存器对单粒子单节点翻转完全容错。
2) 单粒子多节点翻转
该锁存器所有的双节点翻转，可以分为下面的3种情形：1) 在节点ai或者bi上发生双节点翻转，由于CE1、CE2、CE3、CE4的过滤功能，输出out的逻辑值保持不变。2) 在节点ai和out上发生双节点翻转，由于CE1、CE2、CE3的过滤功能，节点bi的逻辑值不变，输出out很快会恢复到正确的逻辑状态。3) 在节点bi和out上发生双节点翻转，由于此时CE4进入高阻态，不能恢复输出out到正确的逻辑状态，输出出错。
由上述分析可知，对于所有双节点翻转的情形，该锁存器只有在bi和out节点同时发生翻转的情况下才会出错。但是由电荷共享导致的节点bi和out同时翻转的概率是极低的，可以忽略不计。因为节点bi和out的逻辑状态是相反的，如果两个节点的状态同时翻转，则入射粒子要同时影响PMOS管和NMOS管。目前集成电路中使用的主要是双阱工艺，PMOS管和NMOS管制作在不同的阱中。文献[17]指出基于电荷共享诱发的多节点瞬态脉冲，发生在不同阱中的概率是极低的，可以忽略不计。故该锁存器具有很好的单粒子多节点翻转容错能力。
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为了验证提出锁存器的SEU容错能力，在预测工艺模型(predictive technology model,PTM) 45 nm模型下，使用HSPICE仿真工具进行了广泛的SEU故障注入实验。仿真中使用双指数电流源模型模拟粒子轰击所产生的瞬态脉冲，注入的电荷量设置为150fc。
考虑实验的完备性，对存储逻辑“0”和逻辑“1”的情形都进行了广泛的故障注入。仿真结果如图 6所示。仿真结果表明，该锁存器可以很好地容忍单粒子多节点翻转。
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图 6 故障注入
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为了评估研制的锁存器的性能，本文比较了TMR锁存器、FERST锁存器、HRPU[18]锁存器、DNCS-SEU锁存器以及该锁存器的SEU容错能力；比较了上述各锁存器的面积、延迟、功耗开销。由于集成电路特征尺寸的缩减，工艺偏差对于电路的影响也越来越严重[19]。为了评估锁存器对工艺偏差的敏感性，本文对上述各锁存器进行了工艺偏差分析。
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根据前文分析，各锁存器的SEU容错能力如表 1所示。由表 1可得，本文的加固锁存器具有单粒子单节点翻转和单粒子多节点翻转的容错能力。
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使用HSPICE仿真工具比较了各锁存器的延迟和功耗开销，并计算了功耗延迟积(power delay product,PDP)。仿真中使用PTM 45 nm模型，电源电压为1 V，系统时钟为500 MHz，温度为30℃。各锁存器的开销如表 2所示。计算了本文的锁存器相比于其他锁存器的开销变化，则有：
$$\Delta \text{=}\left( 本文的锁存器-其他锁存器 \right)/其他锁存器$$ (1) 表 2 锁存器的开销
结果如表 3所示。为了更好地比较两种容忍单粒子多节点翻转的锁存器的开销，依次在PTM 45、32、22 nm工艺下比较了两种锁存器的PDP，结果如图 7所示。由图 7可知，相比于DNCS-SEU锁存器，本文的锁存器PDP有大幅的下降。
表 3 本文的锁存器相比于其他锁存器的开销变化
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图 7 不同工艺节点下PDP的比较
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对于器件，最主要的扰动是沟道长度和阈值电压。在HSPICE工具中运用蒙特卡罗分析来评估沟道长度和阈值电压变化对于电路性能的影响。设定沟道长度、阈值电压的变化都服从高斯分布，并设定最大的偏差为10%。仿真中使用PTM 45 nm模型，电源电压为1 V，系统时钟为500 MHz，温度为30℃。图 8所示为10 000次蒙特卡罗分析的实验结果。
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图 8 工艺偏差对锁存器性能的影响
由上述实验结果可得，相比于TMR锁存器和DNCS-SEU锁存器，本文的锁存器受工艺偏差的影响更小；与FERST锁存器相比，两者受工艺偏差的影响相当。所以在上述比较的各锁存器中，本文的锁存器对工艺偏差具有较低的敏感性。
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本文针对单粒子多节点翻转问题，研制了一种加固锁存器设计。该锁存器不仅可以容忍单粒子单节点翻转，还可以容忍单粒子多节点翻转。HSPICE仿真结果表明，相比于仅能容忍单粒子单节点翻转的FERST锁存器，该锁存器只增加了有限的面积、延迟和功耗；相比于TMR锁存器，该锁存器PDP下降了58.93%；相比于能够容忍单粒子多节点翻转的DNCS-SEU锁存器，该锁存器 PDP下降了41.56%。同时该锁存器具有较低的工艺偏差敏感性。
A Single Event Multiple Upset Tolerant Hardening Latch with Triple Interlock
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摘要: 为了能够容忍单粒子多节点翻转，提出了一种新颖的三模互锁加固锁存器。该锁存器使用具有过滤功能的代码字状态保存单元（CWSP）构成三模互锁结构，并在锁存器末端使用CWSP单元实现对单粒子多节点翻转的容错。HSPICE仿真结果表明，相比于三模冗余（TMR）锁存器，该锁存器功耗延迟积（PDP）下降了58.93%；相比于容忍多节点翻转的DNCS-SEU锁存器，该锁存器的功耗延迟积下降了41.56%。同时该锁存器具有较低的工艺偏差敏感性。Abstract: In nanometer process, a single event induced multiple upset cannot be ignored. A novel triple interlock hardening latch is proposed for tolerating single event multiple upset. The proposed latch employs code word state preserving (CWSP) cell which has the filtering function to compose triple interlock. At the end of latch, the CWSP cell is also exploited to tolerate single event multiple upset. The simulation results of HSPICE suggest that compared to triple modular redundancy (TMR) latch and DNCS-SEU latch, the power delay product of the proposed latch is reduced by 58.93% and 41.56% respectively. Meanwhile, the proposed latch has less sensitiveness to process variations.
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Key words:
- hardening latch /
- multiple node upset /
- soft error /
- triple interlock
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表 1 锁存器的SEU容错能力比较
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图(8) / 表(3)
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